1、源語(yǔ)---FDRE

FDRE代表一個(gè)單D型觸發(fā)器，含的有五個(gè)信號(hào)分別為： 數(shù)據(jù)（data,D）、時(shí)鐘使能（Clock enable,CE）、時(shí)鐘（Clock）、同步復(fù)位（synchronous reset，R）、數(shù)據(jù)輸出（dataout,Q）。當(dāng)輸入的同步復(fù)位信號(hào)為高時(shí)，否決（override）所有輸入，并在時(shí)鐘的上升沿將輸出Q為低信號(hào)。在時(shí)鐘的上升沿?cái)?shù)據(jù)被加載進(jìn)入D觸發(fā)器的輸入。

FDRE #(
   .INIT (INITIALISE[0])
  ) data_sync_reg1 (
  .C  (clk),          //  同步時(shí)鐘
  .D  (data_sync0),   //異步數(shù)據(jù)輸入
  .Q  (data_sync1),   //同步數(shù)據(jù)輸出
  .CE (1'b1),         //時(shí)鐘使能信號(hào)
  .R  (1'b0)          //復(fù)位信號(hào)輸入，高電平有效
  );

由于數(shù)據(jù)可能與時(shí)鐘存在著不同步的情況，尤其是在對(duì)同步精度要求高的場(chǎng)合，一般還是用多次FDRE源語(yǔ)使得數(shù)據(jù)、控制信號(hào)等同步，例如在一個(gè)三態(tài)網(wǎng)數(shù)據(jù)同步模塊中使用了四個(gè)D觸發(fā)器進(jìn)行數(shù)據(jù)同步：

`timescale 1ps / 1ps

(* dont_touch = "yes" *)
module tri_mode_ethernet_mac_0_sync_block #(
  parameter INITIALISE = 1'b0,
  parameter DEPTH = 5
)
(
  input        clk,              // clock to be sync'ed to
  input        data_in,          // Data to be 'synced'
  output       data_out          // synced data
);

  // Internal Signals
  wire   data_sync0;
  wire   data_sync1;
  wire   data_sync2;
  wire   data_sync3;
  wire   data_sync4;


  (* ASYNC_REG = "TRUE", SHREG_EXTRACT = "NO" *)
  FDRE #(
    .INIT (INITIALISE[0])
  ) data_sync_reg0 (
    .C  (clk),
    .D  (data_in),
    .Q  (data_sync0),
    .CE (1'b1),
    .R  (1'b0)
  );

  (* ASYNC_REG = "TRUE", SHREG_EXTRACT = "NO" *)
  FDRE #(
   .INIT (INITIALISE[0])
  ) data_sync_reg1 (
  .C  (clk),
  .D  (data_sync0),
  .Q  (data_sync1),
  .CE (1'b1),
  .R  (1'b0)
  );

  (* ASYNC_REG = "TRUE", SHREG_EXTRACT = "NO" *)
  FDRE #(
   .INIT (INITIALISE[0])
  ) data_sync_reg2 (
  .C  (clk),
  .D  (data_sync1),
  .Q  (data_sync2),
  .CE (1'b1),
  .R  (1'b0)
  );

  (* ASYNC_REG = "TRUE", SHREG_EXTRACT = "NO" *)
  FDRE #(
   .INIT (INITIALISE[0])
  ) data_sync_reg3 (
  .C  (clk),
  .D  (data_sync2),
  .Q  (data_sync3),
  .CE (1'b1),
  .R  (1'b0)
  );

  (* ASYNC_REG = "TRUE", SHREG_EXTRACT = "NO" *)
  FDRE #(
   .INIT (INITIALISE[0])
  ) data_sync_reg4 (
  .C  (clk),
  .D  (data_sync3),
  .Q  (data_sync4),
  .CE (1'b1),
  .R  (1'b0)
  );

  assign data_out = data_sync4;


endmodule

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