7系列器件的嵌入式功能包括25×18乘法器、加法器/減法器/邏輯單元和模式檢測(cè)器邏輯。

預(yù)加
7系列FPGA DSP片有一個(gè)25位的預(yù)加法器，插入到A寄存器路徑中(如圖2-14所示，展開(kāi)視圖如圖2-7所示，30頁(yè))。有了預(yù)加法器，可以在加法器之前進(jìn)行預(yù)加或預(yù)減。由于預(yù)加法器不包含飽和邏輯，設(shè)計(jì)人員應(yīng)該限制輸入操作數(shù)為24位2的補(bǔ)碼符號(hào)擴(kuò)展數(shù)據(jù)，以避免算術(shù)運(yùn)算期間溢出或下溢。可以選擇繞過(guò)預(yù)加法器，使D成為乘數(shù)的新輸入路徑。當(dāng)不使用D路徑時(shí)，可以在驅(qū)動(dòng)乘法器之前否定A pipeline的輸出。有多達(dá)10種工作模式，使這個(gè)預(yù)加器塊非常靈活。

在方程2-2中，A和D通過(guò)預(yù)加/減器初始相加。然后將預(yù)加法器的結(jié)果與B相乘，將相乘的結(jié)果添加到C輸入中。這個(gè)方程有助于有效的對(duì)稱濾波器。

Adder/Subtracter Output = C ± ( B x ( D ± A ) + Cin )

二進(jìn)制補(bǔ)碼乘數(shù)

圖2-14中的DSP48E1片中的2的補(bǔ)數(shù)乘數(shù)接受25位2的補(bǔ)數(shù)輸入和18位2的補(bǔ)數(shù)輸入。該乘法器產(chǎn)生兩個(gè)43位的部分乘積。這兩個(gè)部分乘積在乘法器的輸出處得到一個(gè)86位的結(jié)果，如圖2-15所示。通過(guò)17位、右移位、級(jí)聯(lián)輸出總線支持乘法器級(jí)聯(lián)以實(shí)現(xiàn)更大的結(jié)果。右移用于通過(guò)正確的位元數(shù)對(duì)部分乘積進(jìn)行右對(duì)齊。該級(jí)聯(lián)路徑饋入Z多路復(fù)用器，該多路復(fù)用器連接到相鄰的DSP48E1片的加法器/減法器。通過(guò)將輸入操作數(shù)的MSB設(shè)置為0，乘數(shù)可以模擬無(wú)符號(hào)數(shù)學(xué)運(yùn)算。

圖2-15顯示了一個(gè)可選的 pipeline 寄存器(MREG)，用于乘數(shù)的輸出。使用寄存器可以增加一個(gè)時(shí)鐘延遲，從而提高性能。

Adder/Subtracter or Logic Unit

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Two-Input Logic Unit

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單指令多數(shù)據(jù)模式

48位加法器/減法器/累加器可以分割成更小的數(shù)據(jù)段，阻止段與段之間的內(nèi)部進(jìn)位傳播，保證所有段的獨(dú)立運(yùn)行。加法器/減法器/累加器可分為4個(gè)12位加法器/減法器/累加器或2個(gè)24位加法器/減法器/累加器，每段執(zhí)行信號(hào)。SIMD模式分割是一種靜態(tài)配置，而不是動(dòng)態(tài)OPMODE類型控制。

?四段雙或三元加法器，12位輸入，12位輸出，每段進(jìn)位輸出

?功能由ALUMODE[3:0]動(dòng)態(tài)控制，操作數(shù)源由opmode[6:0]動(dòng)態(tài)控制

?所有四個(gè)加法器/減法器/累加器執(zhí)行相同的功能

?兩個(gè)段的雙或三元加法器與24位的輸入，一個(gè)24位的輸出，和一個(gè)進(jìn)位輸出的每個(gè)部分也可用(沒(méi)有圖)。

SIMD特性(如圖2-16所示)允許將48位邏輯單元分割成多個(gè)更小的邏輯單元。每個(gè)較小的邏輯單元執(zhí)行相同的功能。這個(gè)功能也可以通過(guò)ALUMODE[3:0]和opmode控制輸入來(lái)動(dòng)態(tài)改變。

Pattern Detect Logic

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Overflow and Underflow Logic

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