1. 當前CPU上的晶體管已經遠遠不是千萬級別的概念，而是數個billion。 2. 目前最先進的制程工藝是Intel 剛剛公布的14nm工藝，Fin Pitch小于 50nm，可以說是技術上的一個飛躍了。關于所謂的14nm，實際只能初略的反映工藝的一個技術節點，真正的溝道長度要比14nm要長一些。 3. 關于14nm之后的技術，目前理論預測的極限大概在3nm左右。出去開會的時候和一些工業界的大牛們有過一些學習，據說目前10nm已經完成了大規模生產最初階段的論證，而7nm也基本完成了實驗室階段的研發。感覺5nm，甚至是3nm只是時間上的問題。 4. 關于CPU的生產流程，實際只包含Intel的工藝是不完整的。目前技術上有兩大陣營，一者是Intel為首的Bulk Si FinFET 技術，一者是IBM為首的 SOI Si 技術，兩者技術各有利弊。 5. 關于那么多晶體管是怎么弄上去的，實際最本質的還是光刻技術 Photolithography,隨著特征尺寸的縮小，光刻的重要性已經上升到無法上升的地步了，以至于出現了EUV Extreme ultraviolet lithography 和Multiple patterning Multiple patterning 等諸多逆天的技術，光這些技術都可以說上很多文字了。 6. 半導體產業毋庸置疑是近百年最為激動人心的領域，正是這無數的晶體管一代又一代的更新變革才有了近些年幾乎爆炸式的IT 技術進步。 7. 之前很難想象那幾十億個晶體管能幾乎完全一致并且整齊劃一的工作而不出現任何錯誤，這本身就是一件非常amazing的事情，其實在那小小的CPU背后包含了無數人幾十年的心血（Intel在美國的技術研發部門有一萬多人，其中有8000多PhD，可想而知其中投入的人力物力之大），于是這個問題就不難理解了。 之前因為科研需求拆過一個CPU。 于是放兩張照片和大家分享。 這是一個Top-down View 的SEM照片，可以非常清晰的看見CPU內部的層狀結構，越往下線寬越窄，越靠近器件層。 這是CPU的截面視圖，可以清晰的看到層狀的CPU結構，由上到下有大約10層，其中最下層為器件層，即是MOSFET晶體管 拆解的CPU是AMD的產品，AMD作為IBM陣營的公司，同Intel不同，其采用的是SOI 襯底技術。 關于之前提到的Intel 14nm 技術，在去年的國際電子器件會議上（IEDM2014），Intel公布了其的具體的技術細節，雖然還是有些語焉不詳，但已經能夠比較完整了解其中的一些工藝進展。 此為3D FinFET中的Fin結構，Fin Pitch（兩個Fin之間的距離）為40nm，這對于工藝上是很大的挑戰了，同時對于提高集成度縮小成本具有非常重要的意義 這是整個CPU某一區域的截面TEM圖，很明顯比我那個粗糙的SEM要清楚太多了。最下層同樣是晶體管 這張圖上顯示了Intel最新采用的Air Gap技術，圖中黑色區域即是air gap。因為空氣的K值近乎最低，此舉有利于減小互聯線之間的寄生電容，減小信號delay 同時在IEDM 2014上IBM也公布了SOI陣營的14nm技術，相比Intel的技術，IBM要更加fancy和復雜，估計成本也要高不少。 和Intel的體硅（Bulk Si）技術不一樣，IBM采用的是絕緣體上硅（SOI）上的3D晶體管 關于7nm以后的technology node，其實工業界也是莫衷一是，Wiki上認為5nm(5 nanometer)將是Moore‘s Law的盡頭，但Intel也有大牛表示FinFET技術可以把Moore’s Law 推展至3nm（Moore's Law Dead by 2022, Expert Says， 7nm, 5nm, 3nm: The new materials and transistors that will take us to the limits of Moore’s law）. 關于提到的EUV（極紫外）光刻技術，其采用波長為13.5nm的紫外光用于光刻，因為波長遠小于當前使用的193nm光源，因為光的衍射帶來的精度問題將大大減小，但小波長意味著非常高的能量（正比于光波的頻率，反比于波長），因此如何得到穩定、合適、大功率的光源是一個極難的問題，同時因為極小的波長，普通用于聚焦的透鏡將無法使用，只能使用反射式透鏡，這也是一個極難的問題。據說目前TSMC 非?？春么隧椉夹g，已經入手好幾臺了，只是Intel仍然按兵不動，據說還要接著弄multiple patterning。 本文轉載自 轉載地址： 聲明：本文為轉載文章，轉載此文目的在于傳遞更多信息，版權歸原作者所有，如涉及侵權，請聯系小編進行處理。 (mbbeetchina)