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這是 A2O POWER 處理器核心 RTL 和相關的 FPGA 實現（使用 ADM-PCIE-9V3 FPGA）的發布。
A2O 核心是為了優化單線程性能而誕生的，目標是 45nm 技術的 3+GHz。它是一個 27 FO4 的實現，有一個支持 1 或 2 個線程的外序管道。它完全支持使用 Book III-E 的 Power ISA 2.07。該內核還被設計成支持 MMU 和 AXU 邏輯宏的可插拔實現。這包括取消 MMU 和使用 ERAT-only 模式進行翻譯/保護。
A2O設計是A2I的后續設計，用Verilog編寫，支持的線程數比A2I少，但每個線程的性能更高，使用了無序執行（寄存器重命名、保留站、完成緩沖區）和存儲隊列。兩個核心的A2L2外部接口基本相同。
FPGA Implementation Notes
- 有許多旋鈕可用于調整生成參數。很少做實驗來測試它們是否有效，或者對面積的影響等等。
- 到目前為止，僅完成了單線程生成。使用中的FPGA，一個線程的利用率非常高。
- A2I使用clk_1x和clk_2x（對于某些特殊數組），但是A2O也使用clk_4x。這（可能還伴隨著區域擁塞）導致將clk_1x更改為50MHz，以減輕時序壓力（建立和保持未命中）。
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