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簡介：針對嵌入式處理器對面積要求極為苛刻的特點，提出了一種改進的基于Goldschmidt算法的雙精度浮點除法器。 改進的除法算法的計算過程分為兩個階段，第一階段采用線性minimax多項式逼近算法得到一個具有15-bit精度的除數倒數的估計值。相比于minimax 二次多項式逼近，一次多項式逼近會獲得一個更小的查找表（LUT）以及在部分積累加過程中獲得更少的計算量。 在第二階段，采用基于硬件復用的方法實現兩次Goldschmidt迭代，使得兩次Goldschmidt迭代僅僅使用一個乘法器和一個求補單元。最后，該設計采用Verilog HDL進行編碼，并基于FPGA進行實現。通過與其他算法進行比較得知，改進的Goldschmidt除法器在性能不降低的情況下有較小的面積開銷，滿足嵌入式處理器的需求。
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