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簡介：文中針對專用ASIC 芯片實現(xiàn)HDLC 協(xié)議針對性強，使用不靈活等特點，提出了使用FPGA IP 核來實現(xiàn)HDLC 接口的設計方案。HDLC IP 核包括3 個模塊：對外接口模塊、接收模塊和發(fā)送模塊。IP 核接收到新數(shù)據(jù)后存入接收FIFO，對外接口模塊將接收到的數(shù)據(jù)通過總線將數(shù)據(jù)送入數(shù)據(jù)處理單元；當需要發(fā)送數(shù)據(jù)時數(shù)據(jù)處理單元通過總線將數(shù)據(jù)存入發(fā)送FIFO，啟動發(fā)送模塊將數(shù)據(jù)送出。接收和發(fā)送模塊自動完成數(shù)據(jù)的" 插零" 及" 刪零"操作。仿真結(jié)果表明該IP 核能夠正確的接收和發(fā)送數(shù)據(jù)。該方法已在某雷達天線的同步引導數(shù)據(jù)的收發(fā)通信鏈路中，成功實現(xiàn)了雙向數(shù)據(jù)通信。
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