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電子發燒友網>電子資料下載>電子資料>CDC509/516/2509/2510/2516的高速時鐘分配設計技術

CDC509/516/2509/2510/2516的高速時鐘分配設計技術

2024-10-29 | pdf | 109.29KB | 次下載 | 免費

資料介紹

高性能微處理器的存儲器帶寬正在快速增長,并且未來的存儲器帶寬需求預計將持續增長。通過使用同步DRAM,RAM的帶寬要求將在不久的將來得到滿足。為了高速低偏斜地驅動多個DRAM芯片,必須使用采用鎖相環(PLL)技術的時鐘分配器件。為了滿足設計人員對高性能時鐘系統器件的需求,德州儀器(ti)開發了PLL時鐘驅動器,將時鐘速度提升至125 MHz。本應用筆記的重點是專門為同步DRAMs設計的時鐘分配芯片。針對緩沖SDRAM應用設計的時鐘驅動器系列包括CDC2509、CDC516、CDC2509、CDC2510和CDC2516。這些芯片提供的一些高級功能包括:
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