假設(shè)

　　對(duì)ModelSim？使用本教程基于以下假設(shè)：

　　您熟悉如何使用操作系統(tǒng)及其窗口管理系統(tǒng)和圖形界面：OpenWindows、OSF/Motif、CDE、KDE、GNOME或Microsoft Windows XP。

　　您對(duì)編寫(xiě)設(shè)計(jì)和/或測(cè)試臺(tái)的語(yǔ)言（如vhdl、verilog）有一定的了解。盡管modelsim是學(xué)習(xí)HDL概念和實(shí)踐時(shí)使用的優(yōu)秀應(yīng)用程序，但本教程并不支持該目標(biāo)。

　　在你開(kāi)始之前

　　一些課程的準(zhǔn)備工作留給你一些細(xì)節(jié)。您將決定在操作系統(tǒng)中創(chuàng)建目錄、復(fù)制文件和執(zhí)行程序的最佳方式。（當(dāng)您在ModelSim的GUI中操作模擬器時(shí)，所有平臺(tái)的界面都是一致的。）

　　示例顯示W(wǎng)indows路徑分隔符-在嘗試示例時(shí)使用適合您的操作系統(tǒng)的分隔符。

　　實(shí)例設(shè)計(jì)

　　ModelSim附帶了這些課程中使用的設(shè)計(jì)的verilog和vhdl版本。這允許您執(zhí)行教程，而不管您擁有哪種許可證類型。盡管我們已經(jīng)嘗試最小化verilog和vhdl版本之間的差異，但在所有情況下我們都不能這樣做。如果設(shè)計(jì)不同（例如，行號(hào)或語(yǔ)法），您將找到特定于語(yǔ)言的說(shuō)明。請(qǐng)遵循適用于您所使用語(yǔ)言的說(shuō)明。

　　介紹

　　MODESIM是VHDL、Verilog、System Verilog和混合語(yǔ)言的驗(yàn)證和仿真工具

　　設(shè)計(jì)。

　　本課簡(jiǎn)要介紹了ModelSim仿真環(huán)境的概念概述。它是

　　分為四個(gè)主題，您將在后續(xù)課程中了解更多。

　　基本模擬流程？參見(jiàn)第3章，基本模擬。

　　項(xiàng)目流程？參見(jiàn)第4章，項(xiàng)目。

　　多個(gè)庫(kù)流？請(qǐng)參閱第5章，使用多個(gè)庫(kù)。

　　調(diào)試工具？參考剩余課程。

　　下圖顯示了在ModelSim中模擬設(shè)計(jì)的基本步驟。

　　創(chuàng)建工作庫(kù)

　　在ModelSim中，所有設(shè)計(jì)都被編譯到一個(gè)庫(kù)中。您通常通過(guò)創(chuàng)建一個(gè)名為“工作”的工作庫(kù)來(lái)啟動(dòng)ModelSim中的新模擬，該工作庫(kù)是編譯器用作已編譯設(shè)計(jì)單元的默認(rèn)目標(biāo)的默認(rèn)庫(kù)名稱。

　　編譯您的設(shè)計(jì)

　　創(chuàng)建工作庫(kù)之后，您可以將設(shè)計(jì)單元編譯到其中。ModelSim庫(kù)格式在所有支持的平臺(tái)上都兼容。您可以在任何平臺(tái)上模擬設(shè)計(jì)，而無(wú)需重新編譯設(shè)計(jì)。

　　使用您的設(shè)計(jì)加載模擬器并運(yùn)行模擬

　　在編譯了設(shè)計(jì)之后，通過(guò)調(diào)用頂層模塊（verilog）或配置或?qū)嶓w/體系結(jié)構(gòu)對(duì)（vhdl）上的模擬器，可以將模擬器加載到設(shè)計(jì)中。

　　假設(shè)設(shè)計(jì)負(fù)載成功，模擬時(shí)間設(shè)置為零，然后輸入Run命令開(kāi)始模擬。

　　調(diào)試結(jié)果

　　如果沒(méi)有得到預(yù)期的結(jié)果，可以使用ModelSims健壯的調(diào)試環(huán)境來(lái)跟蹤問(wèn)題的原因。

　　項(xiàng)目流程

　　項(xiàng)目是用于在規(guī)范或測(cè)試下進(jìn)行HDL設(shè)計(jì)的收集機(jī)制。即使您不必在ModelSim中使用項(xiàng)目，它們也可以簡(jiǎn)化與該工具的交互，對(duì)于組織文件和指定模擬設(shè)置非常有用。

　　下圖顯示了在ModelSim項(xiàng)目中模擬設(shè)計(jì)的基本步驟。