雙穩態觸發器設計

時序邏輯電路與組合邏輯電路的區別在于，時序邏輯電路的輸出并不僅僅由輸入條件決定，還由輸出的前一個狀態有關。

2023-10-17 標簽：模擬電路門電路觸發器 1379 0

FPGA數字電路時序分析案例

當觸發器或寄存器在時鐘上升沿到達時將D的值賦給Q，這個過程稱之為采樣（sampling）。當時鐘上升沿時，如果D是0或者1的穩定狀態，那么Q也會輸出一個...

2023-10-16 標簽：寄存器數字電路觸發器 1069 0

D觸發器與Latch鎖存器電路設計

D觸發器，是時序邏輯電路中必備的一個基本單元，學好 D 觸發器，是學好時序邏輯電路的前提條件，其重要性不亞于加法器，二者共同構成數字電路組合、時序邏輯的基礎。

2023-10-09 標簽：鎖存器RTLD觸發器 3522 0

什么是移位寄存器？數字電路中的寄存器類型有哪些呢？

移位寄存器是一種時序邏輯電路，能夠存儲和傳輸數據。它們由觸發器組成，這些觸發器的連接方式使得一個觸發器的輸出可以作為另一個觸發器的輸入，具體取決于所創建...

2023-09-20 標簽：控制器二進制移位寄存器 8251 0

如何使用Verilog硬件描述語言描述時序邏輯電路？

時序邏輯電路的特點是輸出信號不僅與電路的輸入有關，還與電路原來的狀態有關。

2023-09-17 標簽：FPGA設計反相器D觸發器 3170 0

看看兩個使用Verilog HDL設計的簡單電路

與非門的Verilog 描述如下圖所示，源程序文件的后綴為.v。

2023-09-17 標簽：D觸發器時序邏輯電路Module 1588 0

阻塞賦值與非阻塞賦值

”=“阻塞賦值與”<=“非阻塞賦值是verilog語言中的兩種不同的賦值方式，下面將對兩種賦值方式進行比較。方便進行理解和使用。

2023-09-12 標簽：RTL時序邏輯電路阻塞賦值 1045 3

RTL設計規范有哪些？一個RTL用例設計介紹

D觸發器結構如下圖所示，先有時鐘上升沿，然后才有D的值賦給Q，沒有上升沿Q值保持不變，時序邏輯在時鐘上升沿/下降沿后才變化

2023-08-18 標簽：計數器RTLD觸發器 2110 0

運算放大器的由來 運算放大器的應用場景都有哪些呢？

它是一個臨時的小容器。遠水解不了近渴，需要在自己的身邊放一些水。同樣的，遠處的電源來不及幫助近處的電路，需要在電路的邊上儲存一些能量。

2023-08-15 標簽：控制器運算放大器ARM處理器 3649 0

設計一個計數器來講解時序邏輯

時序邏輯是Verilog HDL 設計中另一類重要應用。從電路特征上看來，其特點為任意時刻的輸出不僅取決于該時刻的輸入，而且還和電路原來的狀態有關。

2023-08-14 標簽：fpga邏輯電路寄存器 1297 0

RTL電路的設計原則和方法

既然RTL是寄存器傳輸級電路，那么電路設計就一定是以寄存器的特性為基礎進行設計。

2023-07-13 標簽：寄存器加法器鎖存器 6288 0

靜態時序分析的相關概念

??本文主要介紹了靜態時序分析 STA。

2023-07-04 標簽：時鐘時序邏輯電路STA 1362 0

在層次化設計中必須要使用的ETM時序模型文件

今天我們要介紹的時序分析概念是ETM。全稱 **extracted timing model** 。這是在層次化設計中必須要使用的一個時序模型文件。由b...

2023-07-03 標簽：時序邏輯電路時序分析ETM 1975 0

CTS時鐘樹綜合對uncertainty的影響

在時鐘電路的設計中，存在 jitter 和 skew 問題。

2023-06-26 標簽：時序邏輯電路時鐘電路PLL電路 2162 0

時序邏輯電路的相關概念和分析方法

?時序邏輯電路分為同步時序邏輯電路和異步時序邏輯電路兩大類。

2023-06-21 標簽：邏輯電路時序邏輯電路同步時序 6654 0

時序邏輯電路之時鐘分頻設計

和單片機一樣，FPGA開發板上也都會配有晶振用來生成板載時鐘。前一篇我們提到了小腳丫的固定板載時鐘頻率為12MHz，這個頻率實際上就是作為我們的時間參考基準。

2023-06-20 標簽：單片機led燈觸發器 2030 0

三段式狀態機編寫問題及三段式狀態機各部分功能分析

在 Verilog的江湖里，流傳著一段，兩段，三段式狀態機的傳說。它們各有優劣，本文就書寫三段式狀態機的錯誤原因進行探尋。

2023-06-20 標簽：鎖存器時序邏輯電路狀態機 4325 0

數字電路基礎知識概述

用數字信號完成對數字量進行邏輯運算和算術運算的電路稱為數字電路。由于它具有邏輯運算和邏輯處理功能，所以又稱為數字邏輯電路。

2023-06-06 標簽：編碼器數字電路觸發器 7917 0