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具有高電壓壓控振蕩器技術的鎖相環電路設計

鎖相環 (PLL) 是現代通信系統的基本組成部分。PLL 通常用于在接收器和發送器中提供本機振蕩器; (LO) 功能；此外，它們還用于時鐘信號分布和降噪...

2019-04-09 標簽：芯片振蕩器 pll 3450 0

AD951x器件的時鐘清除功能的工作原理是怎樣的

PLL環路必須圍繞PLL內核特性和選定的VCO / VCXO進行設計。通常，VCO / VCXO頻率比參考時鐘頻率高一些整數乘數（N）。必須選擇合適的環...

2019-04-10 標簽：pll 器件環路濾波器 3445 0

STM32時鐘詳解

它是RC振蕩器，頻率可以達到8MHZ，可作為系統時鐘和PLL鎖相環的輸入。

2023-04-28 標簽：振蕩器 STM32 pll 3441 0

利用PLL芯片ADF4360_4的本振信號源的參數和方案設計

鎖相（Phase Lock）技術是一種相位負反饋頻率控制技術，該技術在鎖定時無剩余頻差，并具有良好的窄帶載波跟蹤性能和帶寬調制跟蹤性能，而且對相位噪聲和...

2020-08-17 標簽：芯片分頻器 pll 3432 0

如何手動選擇頻段以縮短PLL鎖定時間

本文以高度集成的解調器和頻率合成器 ADRF6820 為例，告訴大家如何手動選擇頻段以縮短PLL鎖定時間。

2020-09-01 標簽：pll 頻段 3430 0

FPGA之軟件工具篇：PLL IP核的使用講解

該篇不僅講解了如何使用Quartus II軟件、ModelSim和SignalTap II軟件，還講解了PLL、ROM、RAM和FIFO IP核的使用。...

2019-12-06 標簽：fpga pll ip核 3357 0

分析和管理電源噪聲和時鐘抖動對高速DAC相位噪聲的影響

從一張白紙開始，DAC首先被視為一個塊盒。噪聲可以在內部產生，因為任何實際組件都會產生一些噪聲，或者噪聲可能來自外部來源。外部電源的入口可以通過任何DA...

2023-01-04 標簽：電源 dac pll 3313 0

利用鎖相環技術對原動機轉子速度變化的進行測量

發電機組的功率-頻率特性和勵磁-無功（電壓）特性是影響電力系統安全經濟運行的最重要的兩組物理量。電力系統的頻率主要取決于原動機的出力，系統頻率變化是由...

2019-06-25 標簽：pll 頻率發電機 3299 0

提升PLL/VCO技術性能的方法

隨著相關工藝、電路和封裝技術的各種創新，頻率生成技術不斷發展，能夠為用戶提供比以前的分立式解決方案的體積更小、功能和性能更出色的解決方案。

2020-09-21 標簽：pll VCO 3292 0

鎖相環的基本組成、工作原理和應用電路

許多電子設備要正常工作，通常需要外部的輸入信號與內部的振蕩信號同步，利用鎖相環路就可以實現這個目的。

2023-08-19 標簽：鎖相環濾波器振蕩器 3220 0

基于PLL和DDS的高性能頻率合成器設計

要滿足苛刻的頻率合成器要求，通常需要做到一定程度的設計靈活性。基本的鎖相環(PLL)頻率合成器能以低成本、高空間效率、低功耗封裝提供合理的頻譜純度和頻率...

2022-10-14 標簽：鎖相環頻率合成器 pll 3182 0

為高速數據轉換器設計低抖動時鐘

在設計中使用超快速數據轉換器的高速應用通常需要非常干凈的時鐘信號，以確保外部時鐘源不會對系統的整體動態性能產生不需要的噪聲。因此，選擇合適的系統組件至關...

2023-02-25 標簽：轉換器 pll 數據轉換器 3111 0

同步降壓型DC/DC控制器LTC3855的性能特點及應用范圍

凌力爾特公司（Linear Technology Corporation）推出的雙輸出高效率（高達 95%）同步降壓型 DC/DC 控制器 LT...

2020-11-11 標簽：控制器凌力爾特 pll 3027 0

FPGA設計：PLL 配置后的復位設計

先用FPGA的外部輸入時鐘clk將FPGA的輸入復位信號rst_n做異步復位、同步釋放處理，然后這個復位信號輸入PLL，同時將clk也輸入PLL。設計的...

2020-03-29 標簽：fpga dll pll 2850 0

如何解決抖動、相位噪聲、鎖定時間或雜散問題

作為最重要的設計參數之一，選擇環路帶寬涉及到抖動、相位噪聲、鎖定時間或雜散之間的平衡。適合抖動的最優環路帶寬BWJIT也是數據轉換器時鐘等許多時鐘應用的...

2023-04-12 標簽：轉換器振蕩器 pll 2841 0

集快速開關高性能PLL和四頻VCO于一體的鎖相環頻率生成電路介紹

鎖相環(PLL)頻率生成電路廣泛用于多個行業和應用中，包括基本的 FM 廣播頻段接收器、數字通信、航空航天、儀器儀表、雷達和電子戰。

2023-03-08 標簽：鎖相環振蕩器接收器 2810 0

FPGA時序約束之衍生時鐘約束和時鐘分組約束

在FPGA設計中，時序約束對于電路性能和可靠性非常重要。在上一篇的文章中，已經詳細介紹了FPGA時序約束的主時鐘約束。

2023-06-12 標簽：fpga FPGA設計 pll 2789 0

PLL/VCO技術如何提高性能、減小尺寸并簡化設計周期

多年來，微波頻率生成給工程師帶來了重大挑戰，需要深入了解模擬、數字和射頻（RF）以及微波電子學，特別是鎖相環（PLL）和壓控振蕩器（VCO） ...

2022-12-20 標簽：微波 pll RF 2750 0

FPGA之軟件工具篇：矢量波形文件

該篇不僅講解了如何使用Quartus II軟件、ModelSim和SignalTap II軟件，還講解了PLL、ROM、RAM和FIFO IP核的使用。...

2019-12-06 標簽：fpga pll 矢量 2725 0

FPGA視頻教程：SF-EP1C開發板-PLL配置仿真實驗

7、1個串口；1個SD卡接口；1個256色VGA接口；?1個64MBit（4*1M*256Bit）?SDRAM；?8位撥碼開關

2019-12-12 標簽：fpga pll 開發板 2700 0

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