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RTL在電子科學(xué)中指的是寄存器轉(zhuǎn)換級電路（Register Transfer Level）的縮寫，也叫暫存器轉(zhuǎn)移層次。

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rtl技術(shù)

如何創(chuàng)建虛擬時鐘

通常RTL設(shè)計要求對芯片/module的輸入信號進(jìn)行reg_in打拍處理，對芯片/module的輸出也要求做reg_out打拍處理，這是良好的代碼習(xí)慣，...

2024-10-23 標(biāo)簽：芯片寄存器 RTL 234 0

如何將布局受限的從屬entity應(yīng)用到另一個項目

為了方便大家理解，以下將準(zhǔn)備兩個項目，分別為 [項目A] 和 [項目B]。我們需要在 [項目B] 中實現(xiàn) [項目A] 中使用的低級別 entity。在這...

2024-08-22 標(biāo)簽：文件 RTL quartus 526 0

為什么調(diào)試X值那么困難？

造成調(diào)試?yán)щy的因素有很多，其中包括取值未知（“X”）的情況。X是VHDL、Verilog、SystemVerilog等邏輯標(biāo)準(zhǔn)所定義的眾多邏輯值之一，可...

2024-08-12 標(biāo)簽：調(diào)試 RTL 多路復(fù)用器 468 0

如何將SystemVerilog斷言屬性和覆蓋屬性置于在設(shè)計上？

功能覆蓋、激勵生成和運行管理是當(dāng)今功能驗證的三大相互關(guān)聯(lián)的任務(wù)。其中，功能覆蓋率可以說是最重要的，主要是因為覆蓋率收斂是tape的主要標(biāo)準(zhǔn)。

2024-05-28 標(biāo)簽：寄存器數(shù)據(jù)傳輸計數(shù)器 771 0

AMD推出面向大型數(shù)據(jù)集和內(nèi)存密集型工作負(fù)載的Alveo V80計算加速卡

對于大規(guī)模數(shù)據(jù)處理，最佳性能不僅取決于原始計算能力，還取決于高存儲器帶寬。

2024-05-15 標(biāo)簽：以太網(wǎng)存儲器加速器 499 0

在Windows 10上創(chuàng)建并運行AMD Vitis?視覺庫示例

本篇文章將演示創(chuàng)建一個使用 AMD Vitis? 視覺庫的 Vitis HLS 組件的全過程。此處使用的是 Vitis Unified IDE。如果您使...

2024-05-08 標(biāo)簽：RTL GUI OpenCV 763 0

傳統(tǒng)用于數(shù)字設(shè)計的CPU是否已經(jīng)達(dá)到了容量極限？

在數(shù)字設(shè)計的Implementation過程中，從RTL到GDSII的每一步都是高度計算密集型的。

2024-04-17 標(biāo)簽：芯片設(shè)計人工智能 RTL 443 0

如何在AMD Vivado? Design Tool中用工程模式使用DFX流程？

本文介紹了在 AMD Vivado? Design Tool 中用工程模式使用 DFX 流程以及需要注意的地方。在使用 DFX 工程模式的過程中要把具體...

2024-04-17 標(biāo)簽：TCL RTL Vivado 878 0

Bittware提供開放式FPGA堆棧和支持英特爾?oneAPI的加速卡

通過使用開放式 FPGA 堆棧 (OFS) ，BittWare 在其 FPGA 解決方案上提供對 oneAPI 的支持。

2024-03-29 標(biāo)簽：FPGA 英特爾加速器 613 0

AMD Versal AI Edge自適應(yīng)計算加速平臺之PL LED實驗（3）

對于Versal來說PL（FPGA）開發(fā)是至關(guān)重要的，這也是Versal比其他ARM的有優(yōu)勢的地方，可以定制化很多ARM端的外設(shè)

2024-03-22 標(biāo)簽：led燈寄存器 RTL 2397 0

如何解決FPGA布局布線的擁塞問題呢？有哪些方法？

14.2節(jié)提到的問題①,即設(shè)計中有很大的扇出,對于如何獲知該扇出信號有多種途徑。常見的途徑是通過FPGAEditor(Xilinx)或者Fitter里R...

2024-03-20 標(biāo)簽：FPGA 寄存器 RTL 2731 0

RTL代碼明明存在于filelist指向路徑下，為何VCS編譯始終找不到？

并不是因為上述.vh代碼不存在，而是由于^M換行符的存在造成的錯誤。gvim怎么顯示^M換行符呢？這里介紹幾種方法。

2024-03-18 標(biāo)簽：DoS RTL 966 0

電阻-晶體管耦合邏輯電路圖分析

RTL電路的基本工作原理是：晶體管的基極、發(fā)射極和集電極分別與輸入信號源、負(fù)載電阻和電源連接。通過確定輸入和輸出的阻抗，并選擇合適的電容和電阻來實現(xiàn)阻抗...

2024-03-15 標(biāo)簽：電阻邏輯電路晶體管 1248 0

我們該如何應(yīng)對SOC中越來越龐大和復(fù)雜的SDC約束？

SOC設(shè)計變得越來越復(fù)雜，成本越來越高，設(shè)計和驗證也越來越困難。

2024-03-13 標(biāo)簽：EDA工具 SoC設(shè)計信號完整性 1157 0

為什么格雷碼可以輔助解決多bit跨時鐘域的問題?？求解

單bit通過兩級同步打拍可以有效的解決亞穩(wěn)態(tài)問題。

2024-03-08 標(biāo)簽：二進(jìn)制 fifo RTL 1350 0

FPGA設(shè)計的IP和算法應(yīng)用綜述

IP(Intelligent Property) 核是具有知識產(chǎn)權(quán)核的集成電路芯核總稱，是經(jīng)過反復(fù)驗證過的、具有特定功能的宏模塊，與芯片制造工藝無關(guān)，可...

2024-03-07 標(biāo)簽：FPGA設(shè)計寄存器 EDA工具 1265 0

在Vivado Synthesis中怎么使用SystemVerilog接口連接邏輯呢？

SystemVerilog 接口的開發(fā)旨在讓設(shè)計中層級之間的連接變得更加輕松容易。您可以把這類接口看作是多個模塊共有的引腳集合。

2024-03-04 標(biāo)簽：RTL 時鐘信號 CLK 964 0

TTL三態(tài)門輸出電路優(yōu)點 TTL三態(tài)門輸出電路圖

TTL三態(tài)門輸出電路是一種重要的接口元件，它能夠提供三種輸出狀態(tài)：高電平、低電平和高阻態(tài)。這種電路在實現(xiàn)數(shù)字系統(tǒng)之間的連接和數(shù)據(jù)傳輸時起著至關(guān)重要的作用。

2024-02-18 標(biāo)簽：TTL電路逆變器晶體管 4037 0

功耗優(yōu)化已經(jīng)成為SoC設(shè)計成功與否的關(guān)鍵因素了嗎？

片上系統(tǒng)（SoC）的低功耗設(shè)計方法這幾年已經(jīng)發(fā)生了翻天覆地的變化。從簡單的時鐘門控和電壓調(diào)節(jié)，到今天復(fù)雜多樣的策略和工具，SoC的能效得到了全方位提升。

2024-01-22 標(biāo)簽：寄存器仿真器 SoC設(shè)計 462 0

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VCS的仿真選項分編譯（compile-time）選項和運行（run-time）選項。編譯選項用于RTL/TB的編譯，一遍是編譯了就定了，不能在仿真中更...

2024-01-06 標(biāo)簽：RTL VCS 2871 0

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