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TCL華星旗下光電顯示公司增資5億元

近日，TCL華星旗下的惠州華星光電顯示有限公司迎來了注冊資本的大幅增長。據(jù)工商變更信息顯示，該公司的注冊資本已從原有的15.1億人民幣增加至20.1億人...

2024-10-09 標(biāo)簽：TCL 光電顯示華星光電 415 0

如何利用Tcl腳本在Manage IP方式下實(shí)現(xiàn)對IP的高效管理

在Vivado下，有兩種方式管理IP。一種是創(chuàng)建FPGA工程之后，在當(dāng)前工程中選中IP Catalog，生成所需IP，這時相應(yīng)的IP會被自動添加到當(dāng)前工...

2024-04-22 標(biāo)簽：FPGA TCL Vivado 822 0

如何在AMD Vivado? Design Tool中用工程模式使用DFX流程？

本文介紹了在 AMD Vivado? Design Tool 中用工程模式使用 DFX 流程以及需要注意的地方。在使用 DFX 工程模式的過程中要把具體...

2024-04-17 標(biāo)簽：TCL RTL Vivado 879 0

使用Altera Interface Planner高效設(shè)計FPGA引腳布局

Altera Interface Planner 用于探索設(shè)備的外設(shè)架構(gòu)，并高效地分配接口。通過實(shí)時進(jìn)行擬合和合法性檢查，防止非法引腳分配。

2024-03-22 標(biāo)簽：pcb FPGA設(shè)計 Altera 2557 0

自動化構(gòu)建環(huán)境在FPGA設(shè)計中的應(yīng)用

為了加快實(shí)現(xiàn) FPGA 構(gòu)建環(huán)境的自動化（如用于持續(xù)集成 (CI)），并確保在開發(fā)與生命周期后期階段完整重現(xiàn)設(shè)計結(jié)果，Missing Link Elec...

2024-02-20 標(biāo)簽：fpga HDL TCL 430 0

有哪幾種方法可以對Saber MAST模型進(jìn)行加密呢？

為保護(hù)知識產(chǎn)權(quán)，我們有時候需要對自己所建的模型進(jìn)行加密，加密使得別人無法讀取模型的部分源代碼。

2023-12-05 標(biāo)簽：電阻器 TCL DOS命令 737 0

Calibredrv教程：如何提取版圖中指定Layer到另一個GDS中

如果有多層，可以按著Ctrl進(jìn)行選擇，如果想取消選中還是按著Ctrl再選一遍。

2023-11-28 標(biāo)簽：TCL 版圖腳本 3762 0

vivado主界面及設(shè)計流程

Vivado設(shè)計主界面，它的左邊是設(shè)計流程導(dǎo)航窗口，是按照FPGA的設(shè)計流程設(shè)置的，只要按照導(dǎo)航窗口一項(xiàng)一項(xiàng)往下進(jìn)行，就會完成從設(shè)計輸入到最后下載到開發(fā)...

2023-09-17 標(biāo)簽：FPGA設(shè)計寄存器 TCL 2983 0

利用Tcl腳本節(jié)省編譯時間

這篇博文介紹了多種自動生成報告的有效途徑，以便您在嘗試對設(shè)計中特定階段所耗用的編譯時間進(jìn)行調(diào)試時使用，例如，自動報告加載設(shè)計約束的時間、每條命令的持續(xù)時...

2023-09-15 標(biāo)簽：調(diào)試 TCL 編譯時間 818 0

如何用Python實(shí)現(xiàn)Vivado和ModelSim仿真自動化？

我們在Windows系統(tǒng)下使用Vivado的默認(rèn)設(shè)置調(diào)用第三方仿真器比如ModelSim進(jìn)行仿真時，一開始仿真軟件都會默認(rèn)在波形界面中加載testben...

2023-09-13 標(biāo)簽：二進(jìn)制仿真仿真器 1290 0

如何在FPGA上快速搭建以太網(wǎng)？

LWIP 是使用裸機(jī)設(shè)計以太網(wǎng)的良好起點(diǎn)，在此基礎(chǔ)上我們可以輕松調(diào)整軟件應(yīng)用程序以提供更詳細(xì)的應(yīng)用程序。LWIP Echo 服務(wù)器的使用首先使我們能夠確...

2023-09-08 標(biāo)簽：fpga FPGA設(shè)計以太網(wǎng) 1718 0

FPGA設(shè)計之tcl腳本的應(yīng)用

目前已經(jīng)學(xué)完了基礎(chǔ)實(shí)驗(yàn)，這里要介紹Quatus自帶的兩個非常重要的功能，第一個是tcl腳本，第二個是SignalTap（下一篇）。

2023-09-07 標(biāo)簽：fpga FPGA設(shè)計 TCL 2691 0

如何實(shí)現(xiàn)基于FPGA Vivado的74系列IP封裝呢？

雙擊桌面圖標(biāo)打開Vivado 2017.2，或者選擇開始>所有程序>Xilinx Design Tools> Vivado 2017....

2023-07-30 標(biāo)簽：fpga FPGA設(shè)計 TCL 879 0

VCS獨(dú)立仿真Vivado IP核的問題補(bǔ)充

在仿真Vivado IP核時分兩種情況，分為未使用SECURE IP核和使用了SECURE IP核。

2023-06-06 標(biāo)簽：仿真器 VHDL語言 TCL 1747 0

在questasim里如何設(shè)置和查看種子值呢？

在systemverilog代碼運(yùn)行中，EDA工具會先給1個隨機(jī)種子值(seed)，所有代碼里的隨機(jī)數(shù)都是根據(jù)這個初始種子衍生出來的。

2023-05-29 標(biāo)簽：EDA工具 Verilog TCL 1635 0

一文帶你了解Python的使用

各位ICer對面向?qū)ο蟮恼Z言Python想必并不陌生，作為繼Perl之后最知名，且一直持續(xù)保持著版本更新的腳本語言

2023-05-23 標(biāo)簽：TCL RTL URL 910 0

用VCS跑simulation hang住了該怎么辦？

遇到此類問題，我第一個想到的是去打印一些log看看，比如設(shè)置定時打印，調(diào)高UVM打印級別等。

2023-05-10 標(biāo)簽：TCL VCS Verdi 3289 0

Vivado調(diào)用Questa Sim仿真中存在的一些問題

首先說明一下Modelsim與Questa Sim都可以與Vivado聯(lián)調(diào)，也比較相似，但是Questa Sim比Modelsim功能更加廣泛

2023-05-08 標(biāo)簽：仿真器 TCL Vivado 5332 0

如何把Python腳本集成到GUI工具包-Tkinter

Tkinter（即 tk interface，簡稱“Tk”）本質(zhì)上是對 Tcl/Tk 軟件包的 Python 接口封裝，它是 Python 官方推薦的 ...

2023-05-05 標(biāo)簽：TCL GUI python 659 0

用TCL定制Vivado設(shè)計實(shí)現(xiàn)流程

今天推出Xilinx已發(fā)布的《Vivado使用誤區(qū)與進(jìn)階》系列：用TCL定制Vivado設(shè)計實(shí)現(xiàn)流程。

2023-05-05 標(biāo)簽：fpga Xilinx TCL 1081 0

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wifi模塊ESP8266的默認(rèn)波特率是115200，但是單片機(jī)不能達(dá)到那么快的傳輸速率，只能使用4800bps，那么設(shè)置的時候，必不可少的要先用轉(zhuǎn)串口調(diào)試下載器。
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呼吸燈是指燈光在微電腦的控制之下完成由亮到暗的逐漸變化，感覺好像是人在呼吸。其廣泛應(yīng)用于手機(jī)之上，并成為各大品牌新款手機(jī)的賣點(diǎn)之一，起到一個通知提醒的作用。
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