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Verilog HDL是一種硬件描述語言(HDL:Hardware Description Language),以文本形式來描述數(shù)字系統(tǒng)硬件的結構和行為的語言,用它可以表示邏輯電路圖、邏輯表達式,還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。
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電子發(fā)燒友網(wǎng)核心提示: 本例程是Verilog HDL源代碼:關于基本組合邏輯功能中7段譯碼器的功能實現(xiàn)源代碼。注意:程序運行在不同軟件平臺可能要作一些...
2012-10-15 標簽:譯碼器Verilog HDLHDL源代碼 2.3萬 0
多路選擇器(MUX)功能實現(xiàn)Verilog HDL源代碼
電子發(fā)燒友網(wǎng)核心提示: 本例程是Verilog HDL源代碼:關于基本組合邏輯功能中多路選擇器(MUX)的功能實現(xiàn)源代碼。注意:程序運行在不同軟件平臺可...
2012-10-15 標簽:Verilog HDLHDL源代碼 2.3萬 0
Verilog HDL verilog hdl和vhdl的區(qū)別
Verilog HDL是一種以文本形式描述數(shù)字系統(tǒng)硬件的結構和行為的硬件描述語言,也可描述邏輯電路圖、邏輯表達式等。Verilog HDL和VHDL是目...
2021-07-23 標簽:VHDLVerilog HDL 1.1萬 0
基于Verilog HDL描述語言實現(xiàn)交通燈系統(tǒng)控制器的設計
EDA技術是依靠功能強大的電子計算機,在EDA工具軟件平臺上,對以硬件描述語言HDL(Hardware Description Language)為系...
2020-07-21 標簽:交通燈系統(tǒng)控制器Verilog HDL 8230 0
電子發(fā)燒友網(wǎng)核心提示: 本例程是Verilog HDL源代碼:關于基本組合邏輯功能中二進制到BCD碼轉換的功能實現(xiàn)源代碼。注意:程序運行在不同軟件平臺可...
2012-10-15 標簽:Verilog HDLHDL源代碼 6942 0
根據(jù)業(yè)界通用的SPI總線的標準,本文設計一種可復用的高速SPI總線。設計過程中很多變量都采用參數(shù)形式,具體應用于工程實踐時根據(jù)實際需要更改參數(shù)即可,充分...
2012-09-04 標簽:FPGASPI接口Verilog HDL 6618 0
電子發(fā)燒友網(wǎng)核心提示 :目前,硬件描述語言(HDL)可謂是百花齊放,有VHDL、Superlog、Verilog、SystemC、Cynlib C++、...
在數(shù)字信號的傳輸過程中,有時需要從多路輸入數(shù)據(jù)中選出某一路數(shù)據(jù),完成此功能的邏輯器件稱為數(shù)據(jù)選擇器,即所謂多路開關,簡稱MUX(Multiplexer)...
2020-07-20 標簽:Verilog HDL多路選擇器 4755 0
FPGA、Verilog HDL與VHDL的優(yōu)缺點
Verilog HDL 優(yōu)點:類似C語言,上手容易,靈活。大小寫敏感。在寫激勵和建模方面有優(yōu)勢。 缺點:很多錯誤在編譯的時候不能被發(fā)現(xiàn)。 VHDL 優(yōu)點...
直接數(shù)字頻率合成技術(Direct Digital Synthesize,DDS)是繼直接頻率合成技術和鎖相式頻率合成技術之后的第三代頻率合成技術。
2011-09-28 標簽:DDSVerilog HDL 4558 0
電子發(fā)燒友網(wǎng)核心提示 :硬件描述語言HDL是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語言。 利用這種語言,數(shù)字電路系統(tǒng)的設計可以從上層到下層(從抽象到具體)...
2012-10-15 標簽:HDLVHDLVerilog HDL 4047 0
電子發(fā)燒友網(wǎng)核心提示 :本文將為軟件工程師揭開FPGA 的神秘面紗,主要介紹了如何為 FPGA嵌入式處理器開發(fā)軟件的一些實用技巧。 隨著產(chǎn)品設計復雜性的...
電子發(fā)燒友網(wǎng)核心提示: 本例程是Verilog HDL源代碼:關于基本組合邏輯功能中二進制到格雷碼轉換的功能實現(xiàn)源代碼。注意:程序運行在不同軟件平臺可能...
2012-10-15 標簽:Verilog HDLHDL源代碼 3741 0
Verilog HDL中定義的26個有關門級的關鍵字中常用的有哪些?
1、結構描述形式 從電路結構的角度來描述電路模塊,稱為結構描述形式。 Verilog HDL中定義了26個有關門級的關鍵字,比較常用的有8個: and ...
2021-07-02 標簽:Verilog HDL 3111 0
通常設計數(shù)字電路大都采用自頂向下將系統(tǒng)按功能逐層分割的層次化設計方法,這比傳統(tǒng)自下向上的EDA設計方法有更明顯的優(yōu)勢(當時的主要設計文件是電路圖)。因為...
2020-07-20 標簽:fpgaedaVerilog HDL 2128 0
電子發(fā)燒友網(wǎng)核心提示: 本例程是Verilog HDL源代碼:關于基本組合邏輯功能中雙向管腳的功能實現(xiàn)源代碼。 Verilog HDL: Bidirec...
2012-10-15 標簽:Verilog HDLHDL源代碼 1623 0
Verilog HDL語言的數(shù)據(jù)類型和運算符
標識符可以是一組字母、數(shù)字、下劃線和$符號的組合,且標識符的第一個字符必須是字母或者下劃線。
2022-07-04 標簽:寄存器運算符Verilog HDL 1411 0
Verilog HDL與VHDL及FPGA的比較分析. Verilog HDL優(yōu)點:類似C語言,上手容易,靈活。大小寫敏感。在寫激勵和建模方面有優(yōu)勢。
2011-01-11 標簽:FPGAVHDLVerilog HDL 1383 0
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