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verilog語言技術

如何使用Verilog語言編寫FIR濾波器

編寫程序如下，其中，乘法的兩個乘數(shù)分別是無符號、有符號的四種組合，輸出的積也是分為無符號和有符號，共計 8 種可能；

2022-08-14 標簽：計算器 fir濾波器 Verilog語言 2778 0

看一下SystemVerilog中package的使用方法與注意事項

談到package，用過VHDL的工程師并不陌生。實際上，SystemVerilog中的package正是從VHDL引入的，以進一步增強其在系統(tǒng)級的描述能力。

2023-10-07 標簽：Vivado Verilog語言 sub 2765 0

m序列的verilog實現(xiàn)以及使能信號解決跨時終域問題

根據《通信原理》一書可知，m序列是最長線性反饋移位寄存器的簡稱，它產生的偽隨機序列的周期與其反饋移存器級數(shù)有關;

2023-06-16 標簽：FPGA設計移位寄存器 BPSK 2612 0

systemverilog：logic比reg更有優(yōu)勢？

在systemverilog協(xié)議中，logic定義四態(tài)值，即向量（vector）的每個位（bit）可以是邏輯0, 1, Z或X，與verilog協(xié)議中的...

2023-09-28 標簽：驅動器仿真器 RTL 2590 0

不同的Verilog代碼功耗與面積(PPA)差距能有多大？

ISP模塊中的同樣功能，兩份代碼，仿真功能都是OK的，區(qū)別是多打了一拍。

2023-04-26 標簽：Verilog RTL Verilog語言 2514 0

淺析后仿波形處理

我們知道，Verdi橫空出世，大大加速了數(shù)字設計驗證的debug的效率，verdi波形格式是fsdb，壓縮率高，逐步取代了VCD波形，但是有些芯片設計環(huán)...

2023-08-12 標簽：轉換器芯片設計 VCD 2449 0

FPGA在線調試信號被優(yōu)化原因分析及防止優(yōu)化方法總結

而我們常常會使用代碼中的信號名來抓取信號，后期布局布線階段，無法找到對應的電路信號，可能會導致無法抓取信號或者布局布線失敗。

2023-06-20 標簽：fpga 計數(shù)器狀態(tài)機 2377 0

verilog實現(xiàn)簡單分頻器的方案

偶數(shù)分頻最為簡單，很容易用模為N的計數(shù)器實現(xiàn)50%占空比的時鐘信號，即每次計數(shù)滿N（計到N-1）時輸出時鐘信號翻轉。

2023-06-28 標簽：FPGA設計分頻器計數(shù)器 2298 0

FPGA實現(xiàn)Cordic算法求解arctanθ

由于在項目中需要使用的MPU6050，進行姿態(tài)解算，計算中設計到arctan 和 sqr(x*2 + y * 2),這兩部分的計算，在了解了一番之后，發(fā)...

2023-09-27 標簽：fpga 存儲器 CORDIC算法 2274 0

SystemVerilog中的$timeformat是做什么的？

在SystemVerilog中，輸出信息顯示時間時，經常會在輸出信息格式中指定“%t”格式符，一般情況下“%t”輸出的格式都是固定的，但是這樣固定的輸出...

2023-08-16 標簽：仿真器字符串 Verilog語言 2222 0

簡易FM信號調制的FPGA實現(xiàn)過程講解

AM是幅度調制，因此只需要將基帶信號與載波信號相乘；FM是頻率調制，以頻率的變化來表示基帶信號。

2023-06-20 標簽：fpga DDS 乘法器 2166 0

ignore_bins和default兩者之間有些什么細微差別呢？

在SystemVerilog中，經常會需要將一些值或者翻轉行為從覆蓋率中排除掉，ignore_bins是經常被用到的一種方式，其實除了ignore_bins之外

2023-07-14 標簽：EDA工具仿真器 Verilog語言 2149 0

RTL設計規(guī)范有哪些？一個RTL用例設計介紹

D觸發(fā)器結構如下圖所示，先有時鐘上升沿，然后才有D的值賦給Q，沒有上升沿Q值保持不變，時序邏輯在時鐘上升沿/下降沿后才變化

2023-08-18 標簽：計數(shù)器 RTL D觸發(fā)器 2148 0

verilog語言的可綜合性和仿真特性

綜合就是將HDL語言轉化成與，非，或門等等基本邏輯單元組成的門級連接。因此，可綜合語句就是能夠通過EDA工具自動轉化成硬件邏輯的語句。

2023-06-28 標簽：編碼器 EDA工具 RTL 2128 0

如何遍歷force多位寬信號的每一比特？

大家在構建測試激勵時，經常會遇到需要使某個信號強制變成某個值，此時我們經常會用到Verilog和SystemVerilog中的force實現(xiàn)這樣的功能。

2023-07-12 標簽：仿真器 Verilog語言 2092 0

配置芯片寄存器的SPI通信協(xié)議的verilog實現(xiàn)

最近正在調試一個芯片的評估板，其中配置寄存器使用的是SPI通信協(xié)議。其實很多芯片寄存器的配置都用到了SPI通信協(xié)議，我們今天就需要實現(xiàn)這個SPI通信協(xié)議。

2023-06-16 標簽：寄存器狀態(tài)機 SPI通信 2081 0

怎么去設計一個基于FPGA的二進制比較器呢？

前一篇文章我們介紹了通過小腳丫FPGA核心開發(fā)板來進行門電路的實驗過程。當然，我們還可以畫出更多復雜的門電路組合，并且通過小腳丫FPGA輕松實現(xiàn)對應的輸...

2023-06-20 標簽：led燈比較器數(shù)字電路 2014 0

聊聊形式驗證中的SVA

SVA，即SystemVerilog Assertion，在simulation和Formal都有極為廣泛的應用，這里介紹一些基本的概念和常用的語法。

2023-06-14 標簽：SVA Verilog語言 DUT 1954 0

認識一下幾個常用的門級電路

標準單元庫是數(shù)字集成電路的積木，是復雜電路和系統(tǒng)的基礎。今天我們來認識一下其中的幾個常用門級電路。

2023-10-09 標簽：Verilog語言門級電路 1945 0

談談UVM代碼生成器的優(yōu)點及開發(fā)使用時需要注意的問題

毋庸置疑，UVM大大提高了我們開發(fā)驗證平臺的效率。但同時，熟練掌握UVM搭建驗證平臺也并不是一件容易的事情。

2023-05-20 標簽：寄存器 UVM 代碼生成器 1911 0

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IoT是Internet of Things的縮寫，字面翻譯是“物體組成的因特網”，準確的翻譯應該為“物聯(lián)網”。物聯(lián)網（Internet of Things）又稱傳感網，簡要講就是互聯(lián)網從人向物的延伸。
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