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SystemVerilog里的regions以及events的調度

本文講一下SystemVerilog的time slot里的regions以及events的調度。SystemVerilog語言是根據離散事件執行模型定...

2023-07-12 標簽：EDA工具仿真器 Verilog語言 1684 0

如何遍歷force多位寬信號的每一比特？

大家在構建測試激勵時，經常會遇到需要使某個信號強制變成某個值，此時我們經常會用到Verilog和SystemVerilog中的force實現這樣的功能。

2023-07-12 標簽：仿真器 Verilog語言 2092 0

verilog語法基礎知識

判定循環執行條件，若為假則跳出循環；若為真，則執行指定語句后，轉到第三步

2023-07-08 標簽：存儲器二進制 Verilog語言 1305 0

verilog實現簡單分頻器的方案

偶數分頻最為簡單，很容易用模為N的計數器實現50%占空比的時鐘信號，即每次計數滿N（計到N-1）時輸出時鐘信號翻轉。

2023-06-28 標簽：FPGA設計分頻器計數器 2298 0

Verilog實現邊沿檢測的原理

邊沿檢測大致分為：上升沿檢測，下降沿檢測和，雙沿檢測。原理都是通過比輸入信號快很多的時鐘去采集信號，當出現兩個連續的采集值不等的時候就是邊沿產生處。

2023-06-28 標簽：仿真器狀態機 CLK 3305 0

LUT是什么構成的？FPGA里的LUT有什么作用？

首先開門見山的回答這個問題——LUT的作用是 **實現所有的邏輯函數** ，也就是類似于計算Y=A&B+C+D之類的算式結果！

2023-06-28 標簽：RAM 觸發器 LUT 3510 0

verilog語言面向硬件設計的思維

讀者如果學習了verilog，并且有了一定的實踐經驗的話應該強烈的感受到，verilog和軟件（諸如C/C++）有著本質且明顯的差別，是一條不可跨越的鴻溝。

2023-06-28 標簽：計數器觸發器狀態機 665 0

verilog語言的可綜合性和仿真特性

綜合就是將HDL語言轉化成與，非，或門等等基本邏輯單元組成的門級連接。因此，可綜合語句就是能夠通過EDA工具自動轉化成硬件邏輯的語句。

2023-06-28 標簽：編碼器 EDA工具 RTL 2128 0

請用Verilog分別實現1位半加器和1位全加器

當多位數相加時，半加器可用于最低位求和，并給出進位數。第二位的相加有兩個待加數和，還有一個來自前面低位送來的進位數。

2023-06-26 標簽：全加器半加器 Vivado 3570 0

看看全減器電路與Verilog

按照半加器和全加器的真值表寫出輸出端的邏輯表達式，對半加器，輸出的進位端是量輸入的“與”，輸出的計算結果是量輸入的異或；對全加器，也按照邏輯表達式做。

2023-06-25 標簽：門電路全加器半加器 1.1萬 0

數字IC驗證之UVM概述

UVM提供了實現 **覆蓋驅動驗證（coverage-driven verification ，CDV）** 的框架。 CDV結合了自動測試向量生成，自...

2023-06-25 標簽：IC設計 UVM Verilog語言 1821 0

SystemVerilog的覆蓋率建模方式

為了確保驗證的完備性，我們需要量化驗證目標。SystemVerilog提供了一套豐富的覆蓋率建模方式。

2023-06-25 標簽：有限狀態機 FIFO存儲 FSMC 1228 0

Verilog基本語法之運算符

進行整數除法時，結果值略去小數部分，只取整數部分

2023-06-25 標簽：二進制 Verilog語言 6443 0

Verilog inout雙向口使用和仿真的方法

芯片外部引腳很多都使用inout類型的，為的是節省管腿。一般信號線用做總線等雙向數據傳輸的時候就要用到INOUT類型了。就是一個端口同時做輸入和輸出。

2023-06-25 標簽：VHDL語言 RTL MODELSIM仿真 6520 0

聊聊Systemverilog中的function in constraints

有些情況下，constraint不能簡單用一行來表達，而是需要復雜的計算，如果都寫到constraint block內部就比較復雜，而且很亂，這時候可以...

2023-06-21 標簽：Verilog語言求解器 1146 0

CRC校驗碼的多種Verilog實現方式

CRC循環冗余校驗碼（Cyclic Redundancy Check），檢錯碼。

2023-06-21 標簽：寄存器計數器觸發器 3450 0

乘法器的Verilog HDL實現方案

兩個N位二進制數x、y的乘積用簡單的方法計算就是利用移位操作來實現。

2023-06-21 標簽：FPGA設計 HDL 乘法器 1284 0

基于FPGA采用模塊化思路設計一個譯碼器

本次實驗的任務是構建一個3-8譯碼器，且將譯碼結果通過小腳丫的LED燈顯示。

2023-06-20 標簽：led燈譯碼器數字電路 1277 0

怎么去設計一個基于FPGA的二進制比較器呢？

前一篇文章我們介紹了通過小腳丫FPGA核心開發板來進行門電路的實驗過程。當然，我們還可以畫出更多復雜的門電路組合，并且通過小腳丫FPGA輕松實現對應的輸...

2023-06-20 標簽：led燈比較器數字電路 2014 0

關于CRC硬件并行化運算的實現方法的探討

數據校驗的基礎運算原理是模2運算，也就是異或運算。

2023-06-20 標簽：CRC校驗 Verilog語言 LSFR算法 1535 0

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