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如何在開始碼代碼的時候就考慮時序收斂的問題？

硬件描述語言（verilog，systemVerilog，VHDL等）不同于軟件語言（C，C++等）的一點就是，代碼對應于硬件實現，不同的代碼風格影響硬...

2023-09-21 標簽：寄存器計數器 LUT 1423 0

DDR3緩存模塊仿真平臺構建步驟

復制Vivado工程路徑vivado_prj\at7.srcs\sources_1\ip\mig_7series_0下的mig_7series_0文件夾...

2023-08-12 標簽：DDR3 緩存器 FIFO存儲 1405 0

組合邏輯決策優先級介紹

組合邏輯描述了門級電路，其中邏輯塊的輸出直接反映到該塊的輸入值的組合，例如，雙輸入AND門的輸出是兩個輸入的邏輯與。

2022-12-29 標簽：編碼器鎖存器 Verilog語言 1389 0

如何使用display提高debug效率呢？

在verilog中雖然沒有system verilog的assertion，但是我們依舊可以使用display打印檢查各類錯誤，在RTL級的仿真中能夠快...

2023-08-27 標簽：芯片設計仿真器 RTL 1353 0

設計一個計數器來講解時序邏輯

時序邏輯是Verilog HDL 設計中另一類重要應用。從電路特征上看來，其特點為任意時刻的輸出不僅取決于該時刻的輸入，而且還和電路原來的狀態有關。

2023-08-14 標簽：fpga 邏輯電路寄存器 1344 0

Verilog中跨模塊調用的兩種不同方式的優缺點討論

在TB當中，直接對DUT(Design under Test)的信號進行讀寫是很常見的操作。

2023-06-20 標簽：計數器 Verilog語言 DUT 1332 0

Verilog HDL鎖存器實現

input C,S, //Set Q to 1, Clear Q to 0

2023-03-06 標簽：HDL 鎖存器 Verilog語言 1332 0

SystemVerilog中class是什么意思

class，是面向對象編程（object-oriented programming (OOP)）的基礎，而OOP可以讓你創建更高抽象級別的驗證環境(如UVM)。

2022-11-14 標簽：UVM OOP Verilog語言 1316 0

verilog語法基礎知識

判定循環執行條件，若為假則跳出循環；若為真，則執行指定語句后，轉到第三步

2023-07-08 標簽：存儲器二進制 Verilog語言 1277 0

乘法器的Verilog HDL實現方案

兩個N位二進制數x、y的乘積用簡單的方法計算就是利用移位操作來實現。

2023-06-21 標簽：FPGA設計 HDL 乘法器 1271 0

基于FPGA采用模塊化思路設計一個譯碼器

本次實驗的任務是構建一個3-8譯碼器，且將譯碼結果通過小腳丫的LED燈顯示。

2023-06-20 標簽：led燈譯碼器數字電路 1259 0

soc中的組合邏輯和時序邏輯應用說明

芯片設計是現代電子設備的重要組成部分，其中組合邏輯和時序邏輯是芯片設計中非常重要的概念。組合邏輯和時序邏輯的設計對于構建復雜的電路系統至關重要。

2023-08-30 標簽：芯片邏輯電路 soc 1255 0

Foreach對Associative Array的constraint約束問題記錄分享

systemverilog constraint中的foreach可以對數組進行遍歷和約束，常用于普通數組，隊列或者動態數組。

2023-08-21 標簽：仿真器 Verilog語言 1235 0

SPI總線的原理與Verilog設計實現

　SPI（Serial Peripheral Interface，串行外圍設備接口），是Motorola公司提出的一種同步串行接口技術

2023-08-14 標簽：SPI總線數模轉換器 Flash存儲器 1218 0

SystemVerilog的覆蓋率建模方式

為了確保驗證的完備性，我們需要量化驗證目標。SystemVerilog提供了一套豐富的覆蓋率建模方式。

2023-06-25 標簽：有限狀態機 FIFO存儲 FSMC 1212 0

怎樣去使用SystemVerilog中的Static方法呢

在systemverilog中方法也可以聲明為“static”。靜態方法意味著對類的所有對象實例共享。在內存中，靜態方法的聲明存儲在一個同一個地方，所有...

2022-11-18 標簽：Verilog語言 1175 0

時序邏輯的時鐘到Q傳播和建立/保持時間

數字門級電路可分為兩大類：組合邏輯和時序邏輯。鎖存器是組合邏輯和時序邏輯的一個交叉點，在后面會作為單獨的主題處理。

2023-02-12 標簽：fpga asic RTL 1161 0

verilog/systemverilog中隱藏的初始化說明

在Verilog和SystemVerilog中經常需要在使用變量或者線網之前，期望變量和線網有對應的初始值

2023-08-25 標簽：仿真器 VaR Verilog語言 1134 0

聊聊Systemverilog中的function in constraints

有些情況下，constraint不能簡單用一行來表達，而是需要復雜的計算，如果都寫到constraint block內部就比較復雜，而且很亂，這時候可以...

2023-06-21 標簽：Verilog語言求解器 1130 0

systemverilog讀取json文件？

驗證環境搭建時，常使用plusargs和plusargs從仿真命令中接收參數，用于動態地改變驗證組件的行為，比如是否需要打開VIP，是否需要自動chec...

2023-10-20 標簽：仿真器 Verilog語言 1127 0

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