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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

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Verilog最常用的2種數據類型

Verilog 最常用的 2 種數據類型就是線網（wire）與寄存器（reg），其余類型可以理解為這兩種數據類型的擴展或輔助。

2023-05-29 標簽：寄存器 ROM RAM 2390 0

Verilog系統函數和邊沿檢測

“ 本文主要分享了在Verilog設計過程中一些經驗與知識點，主要包括Verilog仿真時常用的系統任務、雙向端口的使用（inout)、邊沿檢測”

2022-03-15 標簽：Verilog 代碼 2388 0

spinalhdl轉Verilog可讀性 SpinalHDL開發流程

SpinalHDL是基于Scala全新的硬件描述語言，解決了不少Verilog等傳統HDL語言的痛點，可以快速的完成某些IP的開發，和完美的融入現有的開...

2023-07-27 標簽：開發 Verilog spinalhdl 2383 0

在SOC環境里面C代碼是怎么執行的？

是通過DPI實現SV和C的交互，然后用 SV的task將C的數據轉成對應的總線數據下發到各個外設？

2023-11-06 標簽：寄存器 soc Verilog 2371 0

從本質上理解SystemVerilog的多態（Polymorphism）

多態（Polymorphism），從字面意思上看指的是多種形式，在OOP(面向對象編程)中指的是同一個父類的函數可以體現為不同的行為。

2022-11-24 標簽：Verilog System 函數 2363 0

基于共享緩存的架構的系統“假性卡死”問題分析

作者：高志凱一次常規調試中發現上電后交換機多個口同時打流會導致卡死的現象，最后一步步分析問題出現的原因是位寬不夠導致的溢出。這讓我回想起團隊已經量產的...

2020-11-26 標簽：以太網交換機 Verilog 2348 0

找verilog bug的利器—notepad++介紹

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2023-12-21 標簽：Verilog Vivado 2343 0

Verilog的兩個誤區

Reg類型只在過程塊中被賦值;而Net類型則在過程塊外面被賦值或者驅動.

2017-02-11 標簽：Verilog 2330 0

SystemVerilog中的Packed Structure

一個packed structure有很多的bits組成，這些bit在物理上連續存儲。packed structure只允許包含packed數據類型。

2022-11-07 標簽：Verilog System 結構體 2319 0

SystemVerilog：處理信號雙驅動問題解析

在SystemVerilog中，類型可以分為線網(net)和變量(variable)。線網的賦值設定與Verilog的要求相同，即線網賦值需要使用連續賦...

2023-10-13 標簽：信號處理 Verilog Makefile 2316 0

SystemVerilog中至關重要的結構體和自定義類型

在上一篇文章《SystemVerilog中至關重要的的數據類型》中，介紹了枚舉類型的本質和使用語法。本文接著介紹SV中同樣不可忽略的結構體（struct...

2023-01-21 標簽：數據 Verilog 代碼 2303 0

FPGA的Verilog代碼編寫規范

　　注：以R起頭的是對編寫Verilog代碼的IP設計者所做的強制性規定，以G起頭的條款是建議采用的規范。每個設計者遵守本規范可鍛煉命名規范性。

2023-08-15 標簽：fpga Verilog RTL 2282 0

SystemVerilog中的fork-join

在fork-join語句塊中，每個語句都是并發進程。在這個語句塊中，父進程一直被阻塞，直到所有由“fork-join”產生的子進程都執行完。

2022-12-09 標簽：Verilog System 進程 2272 0

淺談System Verilog的DPI機制

System Verilog(SV)把其他編程語言統一成為外語，Foreign Programming Language（FPL）。

2023-05-23 標簽：Verilog C語言 VCS 2263 0

Verilog進行組合邏輯設計時的注意事項

由于賦值語句有阻塞賦值和非阻塞賦值兩類，建議讀者使用阻塞賦值語句“=”，原因將在“阻塞賦值和非阻塞賦值”中(現在還沒有寫)進行說明。

2022-03-15 標簽：電路 Verilog 邏輯設計 2239 0

什么是程序塊

程序塊是編程語句的容器。程序塊的主要目的是控制何時應執行編程語句，例如每當時鐘上升沿出現時，或每當信號或總線改變值時。SystemVerilog有兩種主...

2023-02-09 標簽：Verilog System 容器 2218 0

設計Verilog時為什么要避免Latch的產生呢？

鎖存器（Latch），是電平觸發的存儲單元，數據存儲的動作取決于輸入時鐘（或者使能）信號的電平值。僅當鎖存器處于使能狀態時，輸出才會隨著數據輸入發生變化。

2023-06-02 標簽：FPGA設計寄存器 Verilog 2211 0

verilog中端口類型有哪三種

在 Verilog 中，端口類型有三種：輸入端口（input）、輸出端口（output）和雙向端口（inout）。輸入端口（input）用于接收來自其...

2024-02-23 標簽：模塊 Verilog 端口 2206 0

Verilog時鐘分頻知識總結

采用觸發器反向輸出端連接到輸入端的方式，可構成簡單的 2 分頻電路。

2023-05-30 標簽：邏輯電路 Verilog 計數器 2204 0

重點介紹所有綜合編譯器都支持的for和repeat循環

循環語句允許多次執行編程語句或begin-end語句組。SystemVerilog中的循環語句有：for、repeat、while、do..while、...

2022-11-03 標簽：Verilog 編譯器門級電路 2195 0

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