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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

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基本的SAR逐次逼近寄存器原理及模型

　　逐次逼近寄存器英文原稱是Successive Approximation Register,在電路中的主要作用是起邏輯控制和存儲的作用。ADC收到啟...

2023-01-31 標簽：寄存器 SAR adc 2194 0

SystemVerilog中的local變量

默認情況下，類的成員和方法可從外部訪問使用類的對象句柄來訪問，也就是說，它們是公共的。

2022-11-28 標簽：Verilog System 函數 2171 0

verilog語法說明之case casez case

在rtl仿真中，有四種狀態，分別是0、1、x（unknown values）和z（high-impedance values）。

2023-09-20 標簽：仿真 Verilog RTL 2168 0

SystemVerilog中的“const”類屬性

SystemVerilog中可以將類屬性聲明為常量，即“只讀”。目的就是希望，別人可以讀但是不能修改它的值。

2022-11-29 標簽：Verilog System 函數 2165 0

簡述SystemVerilog的隨機約束方法

上一篇文章介紹了SystemVerilog的各種隨機化方法，本文將在其基礎上引入SystemVerilog的隨機約束方法（constraints）。通過...

2023-01-21 標簽：Verilog 代碼約束 2158 0

基于FPGA的輕量級CAN總線控制器

ISO11898 定義了通信速率為 125 kbps～1 Mbps 的高速 CAN 通信標準，屬于閉環總線，傳輸速率可達1Mbps，總線長度 ≤ 40米。

2024-01-05 標簽：fpga CAN總線 CAN通信 2157 0

關于字符串數據類型的示例

字符串數據類型是一個有序的字符集合。

2022-10-17 標簽：Verilog System 字符串 2143 0

SystemVerilog中的fork-join_any

fork-join_any和fork-join有所不同，fork-join_any的父進程一直阻塞，直到任何一個并行的子進程結束。

2022-12-09 標簽：Verilog System 進程 2140 0

基于FPGA的按鍵檢測設計

在電子產品中我們會經常用到按鍵，比如電腦的鍵盤，手機的按鍵等等，按鍵就是人機交互的一種工具。本文使用 FPGA 程序來檢測與按鍵對應的 I/O口的電平...

2023-04-18 標簽：fpga 電子產品 led燈 2137 0

正點原子開拓者FPGA視頻:Verilog高級知識點

Verilog HDL語言不僅定義了語法，而且對每個語法結構都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用Verilog仿真器進行驗證...

2019-09-19 標簽：fpga 仿真器 verilog 2125 0

X態如何通過RTL級和門級仿真模型中的邏輯進行傳播呢？

在Verilog中，IC設計工程師使用RTL構造和描述硬件行為。但是RTL代碼中的一些語義，并不能夠準確地為硬件行為建模。

2023-04-20 標簽：IC設計 Verilog RTL 2124 0

FPGA開發環境的搭建和verilog代碼的實現

FPGA需要良好的數電模電基礎，verilog需要良好C語言基礎。

2023-05-11 標簽：fpga 邏輯電路 Verilog 2124 0

關于Vivado Non-project，我們應知道的一些問題

Vivado支持Project模式也支持Non-Project模式。兩者既可以支持圖形界面也支持Tcl命令，但用到的Tcl命令是不同的，不能混用。通常，...

2022-12-15 標簽：Verilog System project 2120 0

SystemVerilog中的“let”語法

相比`define的全局scope，“let” 可以只作用在局部scope。

2022-12-05 標簽：Verilog System LET 2110 0

基于Verilog計算精度可調的整數除法器的設計

除法器是電子技術領域的基礎模塊，在電子電路設計中得到廣泛應用。目前，實現除法器的方法有硬件實現和軟件實現兩種方法。硬件實現的方法主要是以硬件的消耗為代價...

2012-05-24 標簽：Verilog 精度可調整數除法器 2026 0

FPGA協處理的優勢有哪些？如何去使用FPGA協處理？

傳統的、基于通用DSP處理器并運行由C語言開發的算法的高性能DSP平臺，正在朝著使用FPGA預處理器和/或協處理器的方向發展。這一最新發展能夠為產品提供...

2023-10-21 標簽：fpga Xilinx Verilog 2010 0

Verilog的語言要素

本章介紹Verilog HDL的基本要素，包括標識符、注釋、數值、編譯程序指令、系統任務和系統函數。另外，本章還介紹了Verilog硬件描述語言中的兩種...

2017-02-11 標簽：FPGA Verilog 2009 0

verilog向量的部分選擇

最近在看verilog代碼時發現如下寫法a[x*2+:4]這樣的寫法，后來花了一點時間了解到，該寫法稱為向量的部分選擇，還語法在verilog-2001...

2023-04-25 標簽：Verilog 2005 0

從零開始反相器的verilog設計

反相器，是數字集成電路最基本的電路之一。由一個pmos和一個nmos組成，輸入信號IN接到pmos和nmos的柵極，輸出信號OUT由漏極引出

2023-10-09 標簽：反相器 Verilog 晶體管 2005 0

Verilog設計增加延時的仿真技術

作者：bleauchat 在設計仿真激勵文件時，為了滿足和外部芯片接口的時序要求，經常會用到延時賦值語句，由于不同的延時賦值語句在仿真過程中行為不同，會...

2020-11-25 標簽：Verilog 1991 0

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