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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

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如果FPGA/微處理器上只剩下一個GPIO，該如何進行模擬測量？

在本文中，我們將探討一種溫度-頻率轉換器，它只需要使用一個GPIO引腳即可提供準確的溫度結果。本文還將演示如何將電壓-頻率轉換器用于各種檢測應用。

2023-10-21 標簽：fpga 微處理器 Verilog 1716 0

SystemVerilog中的電平敏感事件控制

在verilog中絕大多數使用的都是邊沿敏感事件，例如@(posedge event)和@(negedge event)。

2022-12-12 標簽：Verilog System 1713 0

異步FIFO之Verilog代碼實現案例

同步FIFO的意思是說FIFO的讀寫時鐘是同一個時鐘，不同于異步FIFO，異步FIFO的讀寫時鐘是完全異步的。同步FIFO的對外接口包括時鐘，清零，讀請...

2022-11-01 標簽：dsp 單片機 fifo 1701 0

如何使用verilog參數和generate語句來編寫可重用的verilog代碼？

與大多數編程語言一樣，我們應該嘗試使盡可能多的代碼可重用。這使我們能夠減少未來項目的開發時間，因為我們可以更輕松地將代碼從一個設計移植到另一個設計。

2023-05-08 標簽：Verilog 計數器編程語言 1696 0

Verilog基本語法概述

Verilog 是一種用于數字邏輯電路設計的硬件描述語言，可以用來進行數字電路的仿真驗證、時序分析、邏輯綜合。

2023-06-10 標簽：邏輯電路電路設計 Verilog 1682 0

verilog中數據的符號屬性（有符號數和無符號數）探究根源

為了省流，還是先甩結論。有符號數和無符號數的最本質區別就是：符號位的識別和高位拓展。除此之外，另一個區別就是從人的角度如何如何讀這個數，或者說$disp...

2023-12-10 標簽：Verilog 運算符號 1668 0

在questasim里如何設置和查看種子值呢？

在systemverilog代碼運行中，EDA工具會先給1個隨機種子值(seed)，所有代碼里的隨機數都是根據這個初始種子衍生出來的。

2023-05-29 標簽：EDA工具 Verilog TCL 1665 0

FPGA有哪些優質的帶源碼的IP開源網站?

Opencores是一個開源的數字電路設計社區，它提供了免費的開源IP（知識產權）核心，讓工程師和愛好者們可以使用這些IP核心來構建自己的數字電路設計。...

2023-04-03 標簽：fpga Verilog HDL 1655 0

談談Verilog/System Verilog和C的幾種交互模式

PLI全稱 Program Language Interface，程序員可以通過PLI在verilog中調用C函數，這種訪問是雙向的。

2023-06-01 標簽：編碼器 Verilog TLM 1654 0

Verilog中關于文件操作的系統任務

Verilog提供了很多對文件操作的系統任務和函數，例如打開關閉文件、向文件寫入值、從文件讀出值等等。

2022-12-05 標簽：Verilog 函數文件操作 1634 0

使用Verilog/SystemVerilog硬件描述語言練習數字硬件設計

在實例化模塊時，使用Verilog時有兩種常用的方式來進行模塊端口的信號連接：按端口順序以及按端口名稱連接端口。

2022-09-08 標簽：硬件 Verilog 端口 1630 0

IC設計中值得解決的小問題—screen如何兼容256Color

隨著計算機硬件的巨大進步，圖形界面的程序逐漸占據了應用的主流，不過Terminal得益于性能、帶寬，以及傳統、繼承等各種因素，應用也還是非常廣泛的。

2024-03-21 標簽：IC設計 Verilog VIM 1627 0

Verilog任務與函數的區別

和函數一樣，任務（task）可以用來描述共同的代碼段，并在模塊內任意位置被調用，讓代碼更加的直觀易讀。

2023-06-01 標簽：Verilog 時序控制器 CLK 1616 0

使用SystemVerilog解決數組問題

數獨是一種非常流行的游戲，數獨本質上也是一個約束問題，所以我們可以讓SystemVerilog的約束求解器來幫助我們解決。約束求解器的精妙之處就是，我...

2023-03-08 標簽：Verilog System 約束 1614 0

Systemverilog event的示例

event是SystemVerilog語言中的一個強大特性，可以支持多個并發進程之間的同步。

2022-10-17 標簽：Verilog System 數據類型 1598 0

常見的Verilog行為級描述語法

常見的模塊介紹：選擇器；譯碼器；解碼器；比較器。這里我們主要從常見的Verilog描述的層面去介紹，而不著重考慮電路。

2023-05-30 標簽：解碼器比較器 Verilog 1595 0

SystemVerilog中的Virtual（Abstract）Class和Pure Virtual Method

在許多項目中，我們希望聲明一個原型類，其中聲明的方法需要被擴展的子類覆蓋，目的是讓所有的子類都共享一個相同的類和方法（function或者task）原型。

2022-11-28 標簽：Verilog System Virtual 1585 0

基于Verilog的開關級建模

開關級建模是比門級建模更為低級抽象層次上的設計。在極少數情況下，設計者可能會選擇使用晶體管作為設計的底層模塊。隨著電路設計復雜度及相關先進工具的出現，以...

2023-03-30 標簽：開關電路設計信號 1579 0

FPGA入門之模塊結構

模塊（ module）是 Verilog 的基本描述單位，是用于描述某個設計的功能或結構及與其他模塊通信的外部端口。模塊在概念上可等同一個器件...

2023-03-21 標簽：模塊 cpu Verilog 1570 0

IC設計之Verilog代碼規范

Verilog規范對于一個好的IC設計至關重要。

2023-08-17 標簽：IC設計 Verilog 程序 1570 0

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