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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。
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UART協議由三根線組成，Tx，Rx，Gnd即發送、接收與地，不包含時鐘線，屬于全雙工異步串行通信協議。
最近在項目中以SpinalHDL為主體做系統集成，其中遇到了不少模塊命名與管理的坑，借此機會，再來聊一聊混合編程中的模塊件命名與管理的事情。
Mailboxes是進程間通信的另一種方式，但是比semaphores更強大，因為Mailboxes可以在兩個進程之間交換消息。
fork-join_none和fork-join、fork-join_any的區別一樣在于進程退出機制以及對于父進程的影響。
在verilog中絕大多數使用的都是邊沿敏感事件，例如@(posedge event)和@(negedge event)。
SystemVerilog中Semaphore（旗語）是一個多個進程之間同步的機制之一，這里需要同步的原因是這多個進程共享某些資源。
在fork-join語句塊中，每個語句都是并發進程。在這個語句塊中，父進程一直被阻塞，直到所有由“fork-join”產生的子進程都執行完。
fork-join_any和fork-join有所不同，fork-join_any的父進程一直阻塞，直到任何一個并行的子進程結束。
Verilog HDL是一種用于數字系統設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型也稱為模塊。Verilo...
2022-12-08 標簽：fpgaVerilogVerilog HDL 2787 0
“always”關鍵字意味著這個語句塊“總是”一直執行。大多數時候“always”后面跟一個邊沿事件或者延遲。
Verilog提供了很多對文件操作的系統任務和函數，例如打開關閉文件、向文件寫入值、從文件讀出值等等。
類似于聲明一個參數化的module，我們也可以聲明一個參數化的class。這個參數可以用來實例化不同數值和類型的對象。
protected類屬性或方法具有local成員的所有特征，除此之外的是，protected類屬性或方法對擴展類是可見的。
SystemVerilog中可以將類屬性聲明為常量，即“只讀”。目的就是希望，別人可以讀但是不能修改它的值。
SystemVerilog中的類范圍解析運算符(::)和“extern”
假設有一個類“packet”，它含有一個static屬性(或方法)“my_packet”，然后就可以從類外部訪問使用類范圍解析運算符(::)訪問。
SystemVerilog中的Virtual Methods
SystemVerilog中多態能夠工作的前提是父類中的方法被聲明為virtual的。
SystemVerilog中的Virtual（Abstract）Class和Pure Virtual Method
在許多項目中，我們希望聲明一個原型類，其中聲明的方法需要被擴展的子類覆蓋，目的是讓所有的子類都共享一個相同的類和方法（function或者task）原型。
默認情況下，類的成員和方法可從外部訪問使用類的對象句柄來訪問，也就是說，它們是公共的。
從本質上理解SystemVerilog的多態（Polymorphism）
多態（Polymorphism），從字面意思上看指的是多種形式，在OOP(面向對象編程)中指的是同一個父類的函數可以體現為不同的行為。
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