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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

FPGA編程三大范例

雖然 FPGA 可使用 Verilog 或 VHDL 等低層次硬件描述語言 (HDL) 來編程，但現(xiàn)在已有多種高層次綜合 (HLS) 工具可以采用以 C...

2022-10-12 標簽：fpga Verilog 編程語言 1146 0

基本邏輯電路、時序電路、組合電路設(shè)計

從今天開始新的一章-Circuits，包括基本邏輯電路、時序電路、組合電路等。

2022-10-10 標簽：邏輯電路組合電器 Verilog 1354 0

一文淺析case、casex、casez區(qū)別

先，case的描述，匹配都是從上到下進行的，如果使用了casez，看上面的casez的列表，只要輸入有z/?的話，就能和任意匹配。

2022-09-30 標簽：Verilog Case 3847 0

淺談SystemVerilog中的數(shù)據(jù)類型轉(zhuǎn)換

兩種形式實現(xiàn)的功能都是將源表達式src_exp轉(zhuǎn)換給目標變量dest_var，那么既生瑜何生亮，實現(xiàn)的功能都一樣，在具體使用時仿真工具或者用戶如何知道使...

2022-09-28 標簽：Verilog System 數(shù)據(jù)類型 5296 0

systemverilog bins是如何去定義的

功能覆蓋率覆蓋的就是一個個的coverpoint bins（不同的變量），對于一個8bit addr，那么默認的bins就是8‘h00~8’hFF，當然...

2022-09-26 標簽：Verilog 變量 1535 0

關(guān)于HDLBits的Verilog實現(xiàn)

從這一題開始我們將進行過程塊的學習，也就是時序和組合邏輯的一些知識，下面簡單介紹一下這方面知識：

2022-09-16 標簽：fpga 硬件 Verilog 1723 0

Verilog程序編寫規(guī)范

在實際工作中，許多公司對Verilog程序編寫規(guī)范都有要求。在公司內(nèi)部統(tǒng)一Verilog程序編寫規(guī)范不僅可以增強程序的可讀性、可移植性，而且也有助于邏輯...

2022-09-15 標簽：fpga Verilog 程序編寫 3997 0

數(shù)字芯片中的verilog代碼描述

硬件描述語言的一個突出優(yōu)點就是指令執(zhí)行的并行性。多條語句能夠在相同時鐘周期內(nèi)并行處理多個信號數(shù)據(jù)。但是當數(shù)據(jù)串行輸入時，指令執(zhí)行的并行性并不能體現(xiàn)出其優(yōu)勢。

2022-09-14 標簽：Verilog 數(shù)字芯片 1198 0

利用同步fifo實現(xiàn)對輸入序列的檢測

今天繼續(xù)為大家解析聯(lián)發(fā)科技數(shù)字IC設(shè)計崗的筆試題。

2022-09-14 標簽：fifo Verilog HDL 1144 0

Verilog的程序框架案例

Verilog HDL（Hardware Description Language）是在用途最廣泛的C語言的基礎(chǔ)上發(fā)展起來的一種硬件描述語言，具有靈活性...

2022-09-13 標簽：fpga Verilog 程序 1408 1

使用Verilog/SystemVerilog硬件描述語言練習數(shù)字硬件設(shè)計

在實例化模塊時，使用Verilog時有兩種常用的方式來進行模塊端口的信號連接：按端口順序以及按端口名稱連接端口。

2022-09-08 標簽：硬件 Verilog 端口 1630 0

移位寄存器的設(shè)計與實現(xiàn)

移位寄存器的功能和電路形式較多，按移位方向分有左移、右移、和雙向移位寄存器；按接收數(shù)據(jù)方式分為串行輸入和并行輸入；按輸出方向分為串行輸出和并行輸出。

2022-09-06 標簽：Verilog 移位寄存器觸發(fā)器 4738 0

SystemVerilog中枚舉類型的使用建議

SystemVerilog中枚舉類型雖然屬于一種“強類型”，但是枚舉類型還是提供了一些“不正經(jīng)”的用法可以實現(xiàn)一些很常見的功能，本文將示例一些在枚舉類型...

2022-09-01 標簽：Verilog System 枚舉 1745 0

使用Verilog/SystemVerilog硬件描述語言練習數(shù)字硬件設(shè)計

HDLBits 是一組小型電路設(shè)計習題集，使用 Verilog/SystemVerilog 硬件描述語言 (HDL) 練習數(shù)字硬件設(shè)計~

2022-08-31 標簽：電路設(shè)計硬件 Verilog 1737 0

verilog基礎(chǔ)之規(guī)范化參數(shù)定義parameter

參數(shù)傳遞經(jīng)常用于頂層的參數(shù)傳遞給子模塊，這樣我們只需要關(guān)注頂層實體的內(nèi)容，把子模塊的內(nèi)容當做一個黑箱子即可，這也是非常實用的。

2022-08-30 標簽：Verilog 參數(shù) 6138 0

SpinalHDL里如何實現(xiàn)Sobel邊緣檢測

書接上文，趁著今天休假，采用SpinalHDL做一個小的demo，看看在SpinalHDL里如何優(yōu)雅的實現(xiàn)Sobel邊緣檢測。

2022-08-26 標簽：Verilog 代碼 sobel 1302 0

Verilog比較方便的特點

動態(tài)截取固定長度數(shù)據(jù)語法，即+:和-:的使用，這兩個叫什么符號呢？運算符嗎？

2022-08-17 標簽：數(shù)據(jù)Verilog 編譯 695 0

verilog仿真工具編譯

Icarus Verilog（以下簡稱iverilog ）號稱“全球第四大”數(shù)字芯片仿真器，也是一個完全開源的仿真器。

2022-08-15 標簽：Verilog 編譯仿真工具 8448 0

Verilog的基礎(chǔ)知識

本節(jié)主要講解了 Verilog 的基礎(chǔ)知識，包括 7 個小節(jié)，下面我們分別給大家介紹這 7 個小節(jié)的內(nèi)容。

2022-08-15 標簽：Verilog 標識符 GND 2492 0

數(shù)字硬件建模SystemVerilog-按位運算符

經(jīng)過幾周的更新，SV核心部分用戶自定義類型和包內(nèi)容已更新完畢，接下來就是RTL表達式和運算符。

2022-08-12 標簽：Verilog 按位運算符 2654 0

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