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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

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Systemverilog中的union

SystemVerilog union允許單個存儲空間以不同的數據類型存在，所以union雖然看起來和struct一樣包含了很多個成員，實際上物理上共享...

2022-11-09 標簽：Verilog System 結構體 955 0

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要想深入理解Verilog就必須正視Verilog語言同時具備硬件特性和軟件特性。在當下的教學過程中，教師和教材都過于強調Verilog語言的硬件特性和...

2023-05-25 標簽：仿真軟件 Verilog 944 0

SystemVerilog中的類的賦值

當我們聲明一個類時還沒有分配內存，只有在實例化(new())時才會分配內存。這個時候對象句柄指向被分配的內存，下面是對象句柄賦值的示例。

2022-11-21 標簽：內存 Verilog System 940 0

ASIC數字設計：前端設計、驗證、后端實現

數字系統設計中有三個重要的設計級別概念：行為級（Behavior Level）、寄存器傳輸級（Register Transfer Level）和門級（G...

2023-07-02 標簽：asic Verilog HDL 936 0

SystemVerilog中的Shallow Copy

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2022-11-21 標簽：Verilog System 代碼 933 0

軟件與Verilog基本格式規范說明

　　以前總是沒有記錄的習慣，導致遇到問題時總得重新回憶與摸索，大大降低了學習效率，從今天開始決定改掉這個壞毛病，認真記錄自己的Verilog學習之路，希...

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RAM初始化的下板驗證

本實驗基于xilinx ARTIX-7芯片驗證實現，有時間有興趣的朋友可在其他FPGA芯片上實現驗證。

2023-04-11 標簽：RAM Xilinx Verilog 928 0

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2023-04-07 標簽：仿真器 Verilog System 922 0

Verilog除法器設計

取被除數的高幾位數據，位寬和除數相同（實例中是 3bit 數據）。

2023-03-27 標簽：數據流水線 Verilog 920 0

如何設計一個16比特的減法器呢？

減法電路是基本集成運放電路的一種，算術運算電路主要包括數字**加法器電路、數字減法器電路、數字乘法器電路和數字除法器電路。

2024-02-19 標簽：Verilog 加法器減法電路 920 0

邊沿檢測電路設計

對于8位向量中的每個位，檢測輸入信號何時從一個時鐘周期的0變為下一個時鐘周期的1（類似于上升沿檢測）。應在從0到1的跳變發生后的周期內設置輸出位。

2023-06-05 標簽：檢測電路 Verilog 狀態機 909 0

FPGA中何時用組合邏輯或時序邏輯

數字邏輯電路分為組合邏輯電路和時序邏輯電路。時序邏輯電路是由組合邏輯電路和時序邏輯器件構成（觸發器），即數字邏輯電路是由組合邏輯和時序邏輯器件構成。

2023-03-21 標簽：fpga Verilog 組合邏輯 905 0

verilog中函數和任務對比

在verilog中，函數和任務均用來描述共同的代碼段，并且在模式內任意位置被調用，提高代碼效率，讓代碼更加的直觀，提高代碼可讀性。但是在實際使用的過程中...

2024-02-12 標簽：Verilog 函數任務 905 0

什么是良好的Verilog代碼風格？

1. 前言之前在公司負責制定代碼規范，費了九牛二虎之力，終于整理出來一份文檔。由于保密規定的緣故，無法與大家直接分享這份文檔，但是文檔中的大部分規范都...

2022-12-22 標簽：Verilog 代碼 904 0

基于Verilog的同步FIFO的設計方法

同步FIFO的設計主要包括讀寫地址的產生、數據的讀寫、以及狀態的控制。下面我們將分別介紹這三個方面的設計。

2023-08-31 標簽：soc fifo Verilog 903 0

Verilog代碼封裝后門訪問

關于仿真里的后門訪問，之前的文章《三分鐘教會你SpinalHDL仿真中的后門讀寫》中有做過介紹，其針對的都是針對以SpinalHDL中的代碼進行的后門訪...

2023-07-15 標簽：封裝仿真 Verilog 901 0

FPGA設計硬件語言Verilog中的參數化

FPGA 設計的硬件語言Verilog中的參數化有兩種關鍵詞：define 和 paramerter,參數化的主要目的是代碼易維護、易移植和可讀性好。

2022-12-26 標簽：FPGA設計 Verilog C語言 901 0

Verilog串行FIR濾波器設計

設計參數不變，與并行 FIR 濾波器參數一致。即，輸入頻率為 7.5 MHz 和 250 KHz 的正弦波混合信號，經過 FIR 濾波器后，高頻信號 7...

2023-03-27 標簽：濾波器 FIR 信號 898 0

從仿真器的角度對Verilog語言的語法規則進行解讀

綜合工具讀入源文件，通過綜合算法將設計轉化為網表，比如DC。能夠綜合的特性要求Verilog語言能夠描述信號的各種狀態（0,1,x,z）、信號和模塊的連...

2022-07-07 標簽：仿真器 Verilog 894 0

FPGA編程語言之verilog語法1

Verilog HDL是一種用于數字系統設計的語言。用Verilog HDL描述的電路設計就是該電路的Verilog HDL模型也稱為模塊。Verilo...

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