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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

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常見的Verilog行為級描述語法

常見的Verilog描述語句與對應的邏輯關系；熟悉語法與邏輯之間的關系

2018-09-15 標簽：Verilog Case IF 1.0萬 0

FPGA學習verilog代碼的經驗總結

既然HDL設計是并行的，那么就只能各個擊破了。我的習慣是先抓幾個重要端口，比如時鐘(CLK)、復位(RESET)等出現頻率比較高的端口，把它先弄清楚...

2018-09-15 標簽：fpga verilog 代碼 1870 0

不同verilog代碼的RTL視圖

剛開始玩CPLD/FPGA開發板的時候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說功耗小體積小，但是資源還是很小的，你寫點稍微復雜...

2018-09-15 標簽：verilog rtl 3836 0

組合邏輯概述

根據狄摩根定律第二條，就可以將積之和布爾表達式轉化成和之積形式；根據狄摩根定律第一條，就可以將和之積布爾表達式轉化成積之和形式。

2018-09-10 標簽：邏輯電路 Verilog 8035 0

數字電路里面有什么元素需要被描述?

組合邏輯電路：可以利用 assign 或者 always @(*) 語句描述。一般復雜的組合邏輯電路利用 always @(*)語句塊描述。如上加法...

2018-09-07 標簽：邏輯電路 Verilog 數字電路 4729 0

采用FPGA和單片機結合的等精度原理的測量頻率實現

傳統測量頻率的方法主要有直接測量法、分頻測量法、測周法等，這些方法往往只適用于測量一段頻率，當被測信號的頻率發生變化時，測量的精度就會下降。

2018-09-17 標簽：fpga 單片機 Verilog 7829 0

使用Verilog來實現EEPROM的讀寫，進行一個簡單的I2C實戰應用

傳送器件地址ID_Address，器件地址的最后一位為數據的傳輸方向位，R/W，低電平0表示主機往從機寫數據（W），1表示主機從從機讀數據（R）。這里按...

2018-08-31 標簽：Verilog EEPROM 1.6萬 0

用硬件思維去理解verilog

大家也應該知道，在沒有verilog這種高級語言之前都是用原理圖設計，必須先構思好整個電路框架，才能去實現。有了verilog以后這種思路并沒有被拋...

2018-08-31 標簽：硬件 verilog 數字電路 4661 0

告訴你真正的verilog執行順序，糾正你的思路偏差

同時大家要明白verilog不是不能實現順序執行，而是實現順序執行并不像語法那么直觀，最簡單的順序執行方法就是用狀態機去控制每一個寄存器的跳變，C/C...

2018-08-31 標簽：寄存器 verilog 編譯器 2.2萬 1

簡談FPGA verilog中的function用法與例子

大家好，又到了每日學習的時間了，今天我們來聊一聊FPGA verilog中的function用法與例子。函數的功能和任務的功能類似，但二者還存在很大的...

2018-08-10 標簽：fpga Verilog 1.9萬 0

基于verilog的FPGA中上電復位設計

在實際設計中，由于外部阻容復位時間短，可能無法使FPGA內部復位到理想的狀態，所以今天介紹一下網上流行的復位邏輯。

2018-08-07 標簽：FPGA verilog 1.2萬 0

簡談FPGA的上電復位

大家好，博主最近有事忙了幾天，沒有更新，今天正式回來了。那么又到了每日學習的時間了，今天咱們來聊一聊簡談FPGA的上電復位，歡迎大家一起交流學習。在...

2018-06-18 標簽：FPGA verilog 2.0萬 0

如何為 OpenCL 庫將 verilog 封裝打包

如何將自定義 verilog 打包為 OpenCL 庫

2018-06-22 標簽：altera verilog opencl 5035 0

FPGA設計中的HLS 工具應用

在集成電路行業飛速發展的今天，縮短產品開發的周期而又不犧牲驗證過程，這不可避免地成為了商業市場的一個關鍵因素。Xilinx Vivado High Le...

2018-06-04 標簽：fpga verilog hls 7430 0

vivado調用IP核詳細介紹

大家好，又到了每日學習的時間了，今天咱們來聊一聊vivado 調用IP核。首先咱們來了解一下vivado的IP核，IP核（IP Core）：Vivad...

2018-05-28 標簽：Verilog IP核 vivado 3.7萬 0

矩陣鍵盤的verilog代碼分享

key_col, //鍵盤列輸入 key_row, //鍵盤行輸出 key_num, //指示哪一個按鍵按下，用0~15指示 key_vld /...

2018-05-28 標簽：verilog 矩陣鍵盤 7183 0

paramter和localparam有什么區別？

這是一個Verilog中有爭議的問題，即Parameter即作為常數，也作為參數使用是否合理合法的問題。在IEEE 2005標準之前，Verilog就是...

2018-05-18 標簽：Verilog 1.0萬 0

一個連環無敵面試題--計數器

問題1：如何用Verilog實現這個計數器？針對上述功能的計數器，應該如何用Verilog實現？

2018-05-16 標簽：Verilog 計數器 6401 0

verilog是什么_verilog的用途和特征是什么

本文首先介紹了verilog的概念和發展歷史，其次介紹了verilog的特征與Verilog的邏輯門級描述，最后介紹了Verilog晶體管級描述與ver...

2018-05-14 標簽：verilog HDL 描述語言 4.6萬 0

通過砷化鎵制程的PN結測量建模可以得出VerilogA模型的正確性和通用性

本文中論述的是二極管的小信號模型，適用于半導體材料組成的PN結以及金屬半導體組成的肖特基PN結。另外，論述的二極管的模型參數適用于GaAs HBT制程的...

2018-04-22 標簽：Verilog 建模砷化鎵 6473 0

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