verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

ADS VerilogA的權(quán)宜之計—直接解決ADS向量端口問題

在ADS中建立一個Verilog-A模塊，方法如下

2023-11-09 標(biāo)簽：Verilog ADS仿真 1947 0

如何高效替換Soft IP中的標(biāo)準(zhǔn)cell

我們在購買soft IP的時候，vendor提供的是通用的verilog/system verilog的代碼，而在不同的項目中，我們采用的工藝不一樣，因...

2023-11-09 標(biāo)簽：寄存器接口 Verilog 626 0

DDS信號生成模塊的Verilog實(shí)現(xiàn)

直接數(shù)字頻率合成器(Direct Digital Synthesizer，DDS)，是一種頻率合成技術(shù)，具有相對帶寬大、頻率轉(zhuǎn)換速度快、相位分辨率高、連...

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使用“~”運(yùn)算符對單bit信號進(jìn)行取反（也稱為位翻轉(zhuǎn)或反向）。

2023-11-08 標(biāo)簽：Verilog for循環(huán) 1398 0

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2023-11-07 標(biāo)簽：仿真器 Verilog C語言 1020 0

在SOC環(huán)境里面C代碼是怎么執(zhí)行的？

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2023-11-06 標(biāo)簽：寄存器 soc Verilog 2371 0

pipeline高端玩法—優(yōu)先級介紹

無論是SystemVerilog還是SpinalHDL,都有Last valid assignment wins的語法特征。如在SpinalHDL-Do...

2023-11-04 標(biāo)簽：Verilog Cache 狀態(tài)機(jī) 663 0

Xilinx FPGA學(xué)習(xí)筆記

方法1.通過狀態(tài)機(jī)來實(shí)現(xiàn)，通過verilog控制FPGA，讓它該快的時候快，該慢的時候慢。

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考慮x和z在verilog條件語句中的使用情況

首先，考慮x和z在verilog條件語句中的使用情況，然后我們再考慮在verilog中用x和z給其他reg/wire賦值的情況。

2023-11-02 標(biāo)簽：仿真器 Verilog HDL 1862 0

SystemVerilog相比于Verilog的優(yōu)勢

我們再從對可綜合代碼的支持角度看看SystemVerilog相比于Verilog的優(yōu)勢。針對硬件設(shè)計，SystemVerilog引入了三種進(jìn)程alway...

2023-10-26 標(biāo)簽：fpga Verilog System 1021 0

systemverilog：logic比reg更有優(yōu)勢

在systemverilog協(xié)議中，logic定義四態(tài)值，即向量（vector）的每個位（bit）可以是邏輯0, 1, Z或X，與verilog協(xié)議中的...

2023-10-26 標(biāo)簽：芯片設(shè)計 Verilog System 1193 0

vcs實(shí)用技巧

VCS是編譯型verilog仿真器，VCS先將verilog/systemverilog文件轉(zhuǎn)化為C文件，在linux下編譯生成的可執(zhí)行文./simv即...

2023-10-25 標(biāo)簽：Linux 仿真器 Verilog 1135 0

常用的時序反標(biāo)方法和EDA工具反標(biāo)方法

前段時間，一個朋友聊敘到這個后仿真任務(wù)命令都咋用，隨即整理了下，可以完成基本的后仿真不成問題，但是如果還要完成一些其他的幺蛾子，那就需要各位仔細(xì)研讀各工...

2023-10-25 標(biāo)簽：仿真 Verilog System 4732 0

fpga的開發(fā)流程有哪些步驟？fpga和嵌入式系統(tǒng)的區(qū)別在哪里？

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基于Corundum架構(gòu)的100G RDMA網(wǎng)卡設(shè)計

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SV線程的使用和控制

module (模塊）作為SV從Verilog繼承過來的概念，自然地保持了它的特點(diǎn)除了作為RTL模型的外殼包裝和實(shí)現(xiàn)硬件行為，在更高層的集成層面，模塊...

2023-10-21 標(biāo)簽：Verilog 時鐘 RTL 893 0

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如果FPGA/微處理器上只剩下一個GPIO，該如何進(jìn)行模擬測量？

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2023-10-21 標(biāo)簽：fpga 微處理器 Verilog 1714 0

SystemVerilog在硬件設(shè)計部分有哪些優(yōu)勢

談到SystemVerilog，很多工程師都認(rèn)為SystemVerilog僅僅是一門驗證語言，事實(shí)上不只如此。傳統(tǒng)的Verilog和VHDL被稱為HDL...

2023-10-19 標(biāo)簽：Verilog System HDL 1323 0

SystemVerilog：處理信號雙驅(qū)動問題解析

在SystemVerilog中，類型可以分為線網(wǎng)(net)和變量(variable)。線網(wǎng)的賦值設(shè)定與Verilog的要求相同，即線網(wǎng)賦值需要使用連續(xù)賦...

2023-10-13 標(biāo)簽：信號處理 Verilog Makefile 2315 0

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