verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

調(diào)制解調(diào)verilog程序開發(fā)需求

功能需求：開發(fā)調(diào)制解調(diào)verilog程序。要求數(shù)據(jù)上行速率1.25Gbps以上。下行速率較低，100M以上即可。程序包括：發(fā)射調(diào)制（數(shù)據(jù)編碼等）、接收解...

2023-08-30 標(biāo)簽：調(diào)制解調(diào)無線通信 Verilog 708 0

soc中的組合邏輯和時(shí)序邏輯應(yīng)用說明

芯片設(shè)計(jì)是現(xiàn)代電子設(shè)備的重要組成部分，其中組合邏輯和時(shí)序邏輯是芯片設(shè)計(jì)中非常重要的概念。組合邏輯和時(shí)序邏輯的設(shè)計(jì)對(duì)于構(gòu)建復(fù)雜的電路系統(tǒng)至關(guān)重要。

2023-08-30 標(biāo)簽：芯片邏輯電路 soc 1255 0

二十進(jìn)制編碼器及Verilog HDL描述 Verilog HDL程序的基本結(jié)構(gòu)及特點(diǎn)

節(jié)通過硬件描述語言Verilog HDL對(duì)二十進(jìn)制編碼器的描述，介紹Verilog HDL程序的基本結(jié)構(gòu)及特點(diǎn)。

2023-08-28 標(biāo)簽：編碼器 Verilog HDL 3050 0

IC設(shè)計(jì)的難點(diǎn)在哪里？

一般來說，coding的難度并不是特別大，如果有詳細(xì)的設(shè)計(jì)文檔，以及較好的coding經(jīng)驗(yàn)，完成代碼實(shí)現(xiàn)問題不大。 IC圈有一句話叫：一千個(gè)人眼中...

2023-08-23 標(biāo)簽：寄存器 IC設(shè)計(jì)Verilog 382 0

Verilog設(shè)計(jì)規(guī)范包括哪些內(nèi)容

本文包含以下幾方面內(nèi)容，程序設(shè)計(jì)，模塊例化、運(yùn)算符，模塊設(shè)計(jì)模板目標(biāo)：用最簡單，最簡潔的方式，設(shè)計(jì)最易讀，最高效的代碼

2023-08-17 標(biāo)簽：寄存器 IC設(shè)計(jì)Verilog 419 0

IC設(shè)計(jì)之Verilog代碼規(guī)范

Verilog規(guī)范對(duì)于一個(gè)好的IC設(shè)計(jì)至關(guān)重要。

2023-08-17 標(biāo)簽：IC設(shè)計(jì)Verilog 程序 1570 0

FPGA的Verilog代碼編寫規(guī)范

　　注：以R起頭的是對(duì)編寫Verilog代碼的IP設(shè)計(jì)者所做的強(qiáng)制性規(guī)定，以G起頭的條款是建議采用的規(guī)范。每個(gè)設(shè)計(jì)者遵守本規(guī)范可鍛煉命名規(guī)范性。

2023-08-15 標(biāo)簽：fpga Verilog RTL 2282 0

設(shè)計(jì)一個(gè)計(jì)數(shù)器來講解時(shí)序邏輯

時(shí)序邏輯是Verilog HDL 設(shè)計(jì)中另一類重要應(yīng)用。從電路特征上看來，其特點(diǎn)為任意時(shí)刻的輸出不僅取決于該時(shí)刻的輸入，而且還和電路原來的狀態(tài)有關(guān)。

2023-08-14 標(biāo)簽：fpga 邏輯電路寄存器 1344 0

Vitis HLS相關(guān)問答詳解

需要手工在 C++ 代碼里明確指定可并行執(zhí)行的任務(wù)（用 task，添加頭文件 hls_task.h)，同時(shí)可并行執(zhí)行的 task 接口（對(duì)應(yīng) C++ 函...

2023-08-11 標(biāo)簽：amd Verilog 函數(shù) 772 0

Verilog HDL的歷史 FPGA硬件描述語言設(shè)計(jì)流程

硬件描述語言(HDL)是一種用形式化方法來描述數(shù)字電路和系統(tǒng)的語言。數(shù)字電路系統(tǒng)的設(shè)計(jì)者利用這種語言可以從上層到下層(從抽象到具體)逐層描述自己的設(shè)計(jì)思...

2023-08-08 標(biāo)簽：fpga Verilog HDL 1486 0

一文詳解UVM設(shè)計(jì)模式

本篇是對(duì)UVM設(shè)計(jì)模式 ( 二 ) 參數(shù)化類、靜態(tài)變量/方法/類、單例模式、UVM_ROOT、工廠模式、UVM_FACTORY[1]中單例模式的補(bǔ)充，分...

2023-08-06 標(biāo)簽：Verilog System 函數(shù) 1980 0

for循環(huán)語句基本用法及示例介紹幾種可綜合的for循環(huán)語句

利用for循環(huán)實(shí)現(xiàn)對(duì)信號(hào)的賦值。

2023-08-03 標(biāo)簽：Verilog VCS for 2694 0

pyverilog腳本的使用

上節(jié)說到pyverilog有很多示例腳本，本節(jié)開始逐個(gè)分析。

2023-08-02 標(biāo)簽：Verilog 函數(shù)腳本 1007 0

Verilog Testbench怎么寫 Verilog Testbench文件的編寫要點(diǎn)

之前在使用Verilog做FPGA項(xiàng)目中、以及其他一些不同的場合下，零散的寫過一些練手性質(zhì)的testbench文件，開始幾次寫的時(shí)候，每次都會(huì)因?yàn)橐恍┗?..

2023-08-01 標(biāo)簽：fpga 模塊 Verilog 3951 0

數(shù)字電路設(shè)計(jì)中的一款強(qiáng)大工具—Verilog編程語言介紹

Verilog是一種硬件描述語言，用于描述數(shù)字電路的結(jié)構(gòu)和行為。與傳統(tǒng)的編程語言不同，Verilog更加注重電路的行為和時(shí)序特性。

2023-08-01 標(biāo)簽：寄存器 Verilog 編程 4667 0

spinalhdl轉(zhuǎn)Verilog可讀性 SpinalHDL開發(fā)流程

SpinalHDL是基于Scala全新的硬件描述語言，解決了不少Verilog等傳統(tǒng)HDL語言的痛點(diǎn)，可以快速的完成某些IP的開發(fā)，和完美的融入現(xiàn)有的開...

2023-07-27 標(biāo)簽：開發(fā)Verilog spinalhdl 2383 0

Verilog設(shè)計(jì)寄存器

現(xiàn)代邏輯設(shè)計(jì)中，時(shí)序邏輯設(shè)計(jì)是核心，而寄存器又是時(shí)序邏輯的基礎(chǔ)，下面將介紹幾種常見的寄存器的Verilog設(shè)計(jì)代碼供初學(xué)者進(jìn)行學(xué)習(xí)理解。

2023-07-27 標(biāo)簽：fpga 寄存器 Verilog 3682 0

verilog可綜合的語法子集

可綜合的語法是指硬件能夠?qū)崿F(xiàn)的一些語法，這些語法能夠被EDA工具支持，能夠通過編譯最終生成用于燒錄到FPGA器件中的配置數(shù)據(jù)流。

2023-07-23 標(biāo)簽：fpga Verilog RTL 1509 0

什么是ASIC設(shè)計(jì)？使用HDL和SystemC代碼生成進(jìn)行ASIC設(shè)計(jì)

ASIC 設(shè)計(jì)是開發(fā)復(fù)雜電子系統(tǒng)的過程。該系統(tǒng)可制造成特殊用途的半導(dǎo)體設(shè)備，通常用于大批量應(yīng)用或具有嚴(yán)格的功耗、性能和尺寸限制的應(yīng)用。ASIC 系統(tǒng)設(shè)計(jì)...

2023-07-20 標(biāo)簽：fpga asic 仿真 1002 0

分享一些優(yōu)秀的verilog代碼高質(zhì)量verilog代碼的六要素

高質(zhì)量的verilog代碼至少需要包含以下幾個(gè)要素：可讀性、功能、性能、標(biāo)準(zhǔn)化、穩(wěn)定性、可定位。

2023-07-18 標(biāo)簽：Verilog 時(shí)鐘編程 1203 0

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Protues

Protues

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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FPGA芯片

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FPGA（Field－Programmable Gate Array），即現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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FPGA開發(fā)板在基于MCU、定制ASIC和體積龐大的電線束來實(shí)現(xiàn)引擎及控制電子的系統(tǒng)方案已發(fā)展至接近其技術(shù)和應(yīng)用極限，汽車工業(yè)正面臨新的設(shè)計(jì)挑戰(zhàn)。過去汽車電子產(chǎn)品的開發(fā)周期是漫長的，而許多汽車制造商現(xiàn)正致力于在更短的時(shí)間內(nèi)，裝備消費(fèi)者所需的新一代汽車。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號(hào)。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號(hào)，也可以是壓力、溫度、濕度、位移、聲音等非電信號(hào)；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號(hào)的變化量。
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