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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

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淺談VCS的兩種仿真flow

幾乎所有的芯片設計、芯片驗證工程師，每天都在和VCS打交道，但是由于驗證環境的統一化管理，一般將不同的編譯仿真選項集成在一個文件里，只需要一兩個人維護即...

2023-01-10 標簽：仿真 Verilog vhdl 3973 0

systemverilog中的assertion用法整理

時序電路講究建立時間、保持時間需要留有裕量。這也說明了，在電路中信號的順序以及之間的時序關系十分重要。

2023-06-06 標簽：Verilog 時序電路 VCS 3893 0

一文淺析case、casex、casez區別

先，case的描述，匹配都是從上到下進行的，如果使用了casez，看上面的casez的列表，只要輸入有z/?的話，就能和任意匹配。

2022-09-30 標簽：Verilog Case 3872 0

使用VCS觀察Verilog二維數組仿真值的方法

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2023-06-06 標簽：FIR Verilog VCS 3870 0

不同verilog代碼的RTL視圖

剛開始玩CPLD/FPGA開發板的時候使用的一塊基于EPM240T100的板子，alter的這塊芯片雖說功耗小體積小，但是資源還是很小的，你寫點稍微復雜...

2018-09-15 標簽：verilog rtl 3846 0

FPGA的創新用verilog代碼仿真出一顆顆小心心

《迢迢牽牛星》（南北朝）蕭統迢迢牽牛星，皎皎河漢女。纖纖擢素手，札札弄機杼。終日不成章，泣涕零如雨。河漢清且淺，相去復幾許？盈盈一水間，脈脈...

2020-09-01 標簽：fpga Verilog 3797 0

一個簡單的8位處理器完整設計過程及verilog代碼

一個簡單的8位處理器完整設計過程及verilog代碼,適合入門學習參考，并含有作者個人寫的指令執行過程。

2023-04-10 標簽：處理器寄存器 Verilog 3787 0

針對賽靈思ISE工具的verilog編程經驗小結

用了半個多月的ISE，幾乎全是自學起來的，碰到了很多很多讓人DT好久的小問題，百度也百不到，后來還是都解決了，為了盡量方便以后的剛學ISE的童鞋不再因為...

2017-02-11 標簽：賽靈思 verilog ISE 3769 0

Verilog設計寄存器

現代邏輯設計中，時序邏輯設計是核心，而寄存器又是時序邏輯的基礎，下面將介紹幾種常見的寄存器的Verilog設計代碼供初學者進行學習理解。

2023-07-27 標簽：fpga 寄存器 Verilog 3748 0

FPGA的數字信號處理：Verilog實現簡單的FIR濾波器

該項目介紹了如何使用 Verilog 實現具有預生成系數的簡單 FIR 濾波器。

2023-06-07 標簽：fpga 濾波器數字信號處理 3731 0

FPGA數字圖像顯示原理與實現(Verilog)

視頻圖像經過數十年的發展，已形成了一系列的規范，以VGA和HDMI為主的視頻圖像接口協議也得到定義與推廣。盡管DP、DVI、Type-C等圖像接口技術近...

2023-01-29 標簽：fpga HDMI 接口 3721 0

SystemVerilog中的關聯數組

關聯數組實際上是一種查找表，內存空間直到被使用時才會分配，每個數據項都會有一個特定的“鍵（索引）”，索引的類型不局限于整型。

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SystemVerilog中的類構造函數new

在systemverilog中，如果一個類沒有顯式地聲明構造函數(new())，那么編譯仿真工具會自動提供一個隱式的new()函數。這個new函數會默認...

2022-11-16 標簽：Verilog System 函數 3705 0

Windows上使用iverilog+gtkwave仿真

使用Verilog編寫好了功能模塊以及對應的testbench之后，一般需要對其功能進行仿真測試。由于工作場合、必須使用正版軟件，然而ModelSim的...

2023-04-28 標簽：仿真 WINDOWS Verilog 3682 0

Verilog中的賦值語句的區別

連續賦值語句總是處于激活狀態。只要任意一個操作數發生變化，表達式就會被立即重新計算，并且將結果賦給等號左邊的線網。

2020-11-26 標簽：存儲器 Verilog 3670 0

Verilog時序邏輯中同步計數器的功能和應用

沒有任何寄存器邏輯，RTL設計是不完整的。RTL是寄存器傳輸級或邏輯，用于描述依賴于當前輸入和過去輸出的數字邏輯。

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【ZYNQ Ultrascale+ MPSOC FPGA教程】第三章Verilog基礎模塊介紹

Wire 類型變量，也叫網絡類型變量，用于結構實體之間的物理連接，如門與門之間，不能儲存值，用連續賦值語句assign賦值，定義為wire [n-1:0...

2021-01-21 標簽：fpga Verilog Zynq 3654 0

VGA接口原理與Verilog實現編程案例解析

VGA接口是一種D型接口，上面共有15針孔，分成三排，每排五個。其中比較重要的是3根RGB彩色分量信號和2根掃描同步信號HSYNC和VSYNC針。

2023-07-01 標簽：顯示器 Verilog 模擬信號 3566 0

Verilog代碼：if-else和case的電路結構和區別

每個if-else就是一個2選1mux器。當信號有明顯優先級時，首先要考慮if-else，但是if嵌套過多也會導致速度變慢；if語句結構較慢，但占用面積...

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SystemVerilog包的簡介與使用

最初的Verilog語言沒有一個可用于多個模塊的定義。每個模塊都必須有任務、函數、常量和其他共享定義的冗余副本。傳統的Verilog編碼風格是將共享定義...

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