verilog

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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數(shù)字系統(tǒng)硬件的結(jié)構(gòu)和行為的語言，用它可以表示邏輯電路圖、邏輯表達(dá)式，還可以表示數(shù)字邏輯系統(tǒng)所完成的邏輯功能。

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verilog技術(shù)

Verilog代碼封裝后門訪問

關(guān)于仿真里的后門訪問，之前的文章《三分鐘教會(huì)你SpinalHDL仿真中的后門讀寫》中有做過介紹，其針對的都是針對以SpinalHDL中的代碼進(jìn)行的后門訪...

2023-07-15 標(biāo)簽：封裝仿真 Verilog 901 0

在FPGA運(yùn)行3D游戲的效率比在x86硬件高50倍

《Spheres Vs Shapes》是一款開源的 3D 光線追蹤游戲，用 C 語言編寫后又被轉(zhuǎn)換為了?FPGA 比特流

2023-07-12 標(biāo)簽：fpga 轉(zhuǎn)換器 Verilog 825 0

詳解Verilog賦值語句、塊語句、條件語句

不可綜合語句經(jīng)常用在測試文件中，未注明的語句均是可綜合的

2023-07-02 標(biāo)簽：IC 電路設(shè)計(jì)Verilog 7530 0

ASIC數(shù)字設(shè)計(jì)：前端設(shè)計(jì)、驗(yàn)證、后端實(shí)現(xiàn)

數(shù)字系統(tǒng)設(shè)計(jì)中有三個(gè)重要的設(shè)計(jì)級別概念：行為級（Behavior Level）、寄存器傳輸級（Register Transfer Level）和門級（G...

2023-07-02 標(biāo)簽：asic Verilog HDL 936 0

VGA接口原理與Verilog實(shí)現(xiàn)編程案例解析

VGA接口是一種D型接口，上面共有15針孔，分成三排，每排五個(gè)。其中比較重要的是3根RGB彩色分量信號和2根掃描同步信號HSYNC和VSYNC針。

2023-07-01 標(biāo)簽：顯示器 Verilog 模擬信號 3534 0

開源的Bluespec SystemVerilog (BSV)語言表現(xiàn)如何？

Bluespec SystemVerilog (BSV) 是由Arvind 開發(fā)的 Bluespec 語言，這是一種高級功能硬件描述編程語言，本質(zhì)上...

2023-06-27 標(biāo)簽：Verilog 編程語言數(shù)字電路 794 0

Vivado HLS能否取代HDL開發(fā)

大多數(shù)FPGA程序員認(rèn)為，高級工具總是發(fā)出更大的比特流，作為提高生產(chǎn)率的 "代價(jià)"。但是這總是真的嗎？

2023-06-27 標(biāo)簽：fpga Verilog HDL 690 0

SystemVerilog中ifndef如何避免重復(fù)編譯

`ifndef是SystemVerilog/Verilog中的一種條件編譯命令，可以認(rèn)為其是"if not defined"的縮寫，...

2023-06-25 標(biāo)簽：Verilog System 命令 3345 0

用ChatGPT設(shè)計(jì)了一顆芯片

現(xiàn)代硬件設(shè)計(jì)始于以自然語言提供的規(guī)范。然后，在綜合電路元件之前，硬件工程師將其翻譯成適當(dāng)?shù)挠布枋稣Z言（HDL），例如Verilog。自動(dòng)翻譯可以減少工...

2023-06-19 標(biāo)簽：芯片集成電路 Verilog 811 0

基于FPGA的分頻器設(shè)計(jì)

板載晶振提供的時(shí)鐘信號頻率是固定的，不一定滿足需求，因此需要對基準(zhǔn)時(shí)鐘進(jìn)行分頻。要得到更慢的時(shí)鐘頻率可以分頻，要得到更快的時(shí)鐘頻率可以倍頻。我們...

2023-06-23 標(biāo)簽：fpga 晶振分頻器 3056 0

System Verilog的概念以及與Verilog的對比

Verilog模塊之間的連接是通過模塊端口進(jìn)行的。為了給組成設(shè)計(jì)的各個(gè)模塊定義端口，我們必須對期望的硬件設(shè)計(jì)有一個(gè)詳細(xì)的認(rèn)識。不幸的是，在設(shè)計(jì)的早期...

2023-06-12 標(biāo)簽：模塊接口 Verilog 1521 0

在驗(yàn)證環(huán)境中開發(fā)Checks和Coverage的步驟

Checks和coverage是覆蓋率驅(qū)動(dòng)的驗(yàn)證流程的關(guān)鍵。在驗(yàn)證環(huán)境中，Checks和coverage可以被定義在多個(gè)位置。

2023-06-12 標(biāo)簽：Verilog UVM DUT 1461 0

Verilog基本語法概述

Verilog 是一種用于數(shù)字邏輯電路設(shè)計(jì)的硬件描述語言，可以用來進(jìn)行數(shù)字電路的仿真驗(yàn)證、時(shí)序分析、邏輯綜合。

2023-06-10 標(biāo)簽：邏輯電路電路設(shè)計(jì)Verilog 1682 0

帶你了解SystemVerilog中的關(guān)聯(lián)數(shù)組

在SystemVerilog中，我們知道可以使用動(dòng)態(tài)數(shù)組實(shí)現(xiàn)數(shù)組元素個(gè)數(shù)的動(dòng)態(tài)分配，即隨用隨分

2023-06-09 標(biāo)簽：仿真器 Verilog C語言 7542 0

FPGA的數(shù)字信號處理：重寫FIR邏輯以滿足時(shí)序要求

在上一篇文章中（FPGA 的數(shù)字信號處理：Verilog 實(shí)現(xiàn)簡單的 FIR 濾波器）演示了在 Verilog 中編寫自定義 FIR 模塊的初始demo...

2023-06-09 標(biāo)簽：fpga 存儲(chǔ)器數(shù)字信號處理 865 0

FPGA的數(shù)字信號處理：Verilog實(shí)現(xiàn)簡單的FIR濾波器

該項(xiàng)目介紹了如何使用 Verilog 實(shí)現(xiàn)具有預(yù)生成系數(shù)的簡單 FIR 濾波器。

2023-06-07 標(biāo)簽：fpga 濾波器數(shù)字信號處理 3702 0

verilog整數(shù)四則運(yùn)算的位寬考量簡介

加、減使用補(bǔ)碼時(shí)，加減法可以統(tǒng)一，因而對加減不加區(qū)分，對有無符號也不加以區(qū)分。

2023-06-06 標(biāo)簽：FPGA設(shè)計(jì)Verilog 1507 0

Verilog中跨模塊調(diào)用的兩種不同方式的優(yōu)缺點(diǎn)討論

在寫Verilog TestBench，為了更方便更抽象地對底層模塊內(nèi)部的信號進(jìn)行控制，經(jīng)常會(huì)使用到跨模塊調(diào)用的方式，這個(gè)就叫做Cross Module...

2023-06-06 標(biāo)簽：Verilog DUT 5017 0

systemverilog中的assertion用法整理

時(shí)序電路講究建立時(shí)間、保持時(shí)間需要留有裕量。這也說明了，在電路中信號的順序以及之間的時(shí)序關(guān)系十分重要。

2023-06-06 標(biāo)簽：Verilog 時(shí)序電路 VCS 3863 0

使用VCS觀察Verilog二維數(shù)組仿真值的方法

FIR設(shè)計(jì)過程中，不可避免使用到reg/wire的二維數(shù)組；

2023-06-06 標(biāo)簽：FIR Verilog VCS 3772 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
靜電防護(hù)

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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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pcb封裝就是把實(shí)際的電子元器件，芯片等的各種參數(shù)（比如元器件的大小，長寬，直插，貼片，焊盤的大小，管腳的長寬，管腳的間距等）用圖形方式表現(xiàn)出來，以便可以在畫pcb圖時(shí)進(jìn)行調(diào)用。
QUARTUS II

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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對的市場領(lǐng)域。
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面包板是由于板子上有很多小插孔，專為電子電路的無焊接實(shí)驗(yàn)設(shè)計(jì)制造的。由于各種電子元器件可根據(jù)需要隨意插入或拔出，免去了焊接，節(jié)省了電路的組裝時(shí)間，而且元件可以重復(fù)使用，所以非常適合電子電路的組裝、調(diào)試和訓(xùn)練。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。
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時(shí)鐘源用來為環(huán)形脈沖發(fā)生器提供頻率穩(wěn)定且電平匹配的方波時(shí)鐘脈沖信號。它通常由石英晶體振蕩器和與非門組成的正反饋振蕩電路組成，其輸出送至環(huán)形脈沖發(fā)生器。
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　　Kintex-7系列：Kintex-7 系列是一種新型 FPGA，能以不到 Virtex-6 系列一半的價(jià)格實(shí)現(xiàn)與其相當(dāng)性能，性價(jià)比提高了一倍，功耗降低了一半。
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　　AD轉(zhuǎn)換采樣頻率指完成一次從模擬轉(zhuǎn)換到數(shù)字的AD轉(zhuǎn)換所需時(shí)間的倒數(shù)，模擬量可以是電壓、電流等電信號，也可以是壓力、溫度、濕度、位移、聲音等非電信號；而AD分辨率指數(shù)字量變化一個(gè)最小量時(shí)模擬信號的變化量。
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