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Verilog HDL是一種硬件描述語言（HDL:Hardware Description Language），以文本形式來描述數字系統硬件的結構和行為的語言，用它可以表示邏輯電路圖、邏輯表達式，還可以表示數字邏輯系統所完成的邏輯功能。

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邊沿檢測電路設計

對于8位向量中的每個位，檢測輸入信號何時從一個時鐘周期的0變為下一個時鐘周期的1（類似于上升沿檢測）。應在從0到1的跳變發生后的周期內設置輸出位。

2023-06-05 標簽：檢測電路 Verilog 狀態機 909 0

verilog中的task用法介紹

任務就是一段封裝在“task-endtask”之間的程序。任務是通過調用來執行的，而且只有在調用時才執行

2023-06-05 標簽：寄存器 Verilog 全加器 1746 0

SystemVerilog實用知識點：覆蓋率之Function Coverage

SystemVerilog是一名芯片驗證工程師，必須掌握的一門語言，其中Function Coverage是必須要懂的知識點之一；

2023-06-04 標簽：Verilog 時鐘 DUT 8050 0

數字設計筆試Verilog手撕代碼—累加器

實現累加器的加法器例化的個數。按照原文大佬的設計方法，因為數據連續且加法器的延遲周期是2，使用使用一個實現累加，會有一半的數據丟失。

2023-06-02 標簽：寄存器 Verilog 加法器 2964 0

介紹Verilog的2大類時序控制方法

Verilog 提供了 2 大類時序控制方法：時延控制和事件控制。事件控制主要分為邊沿觸發事件控制與電平敏感事件控制。

2023-06-02 標簽：Verilog 觸發器時序控制器 995 0

在Verilog中利用函數將重復性的行為級設計進行提取

在 Verilog 中，可以利用任務（關鍵字為 task）或函數（關鍵字為 function），將重復性的行為級設計進行提取，并在多個地方調用，來避免重...

2023-06-02 標簽：寄存器 Verilog 數碼管 1357 0

Verilog仿真激勵舉例

Verilog 代碼設計完成后，還需要進行重要的步驟，即邏輯功能仿真。仿真激勵文件稱之為 testbench，放在各設計模塊的頂層，以便對模塊進行系統性...

2023-06-02 標簽：寄存器 Verilog C語言 1538 0

設計Verilog時為什么要避免Latch的產生呢？

鎖存器（Latch），是電平觸發的存儲單元，數據存儲的動作取決于輸入時鐘（或者使能）信號的電平值。僅當鎖存器處于使能狀態時，輸出才會隨著數據輸入發生變化。

2023-06-02 標簽：FPGA設計寄存器 Verilog 2210 0

談談Verilog/System Verilog和C的幾種交互模式

PLI全稱 Program Language Interface，程序員可以通過PLI在verilog中調用C函數，這種訪問是雙向的。

2023-06-01 標簽：編碼器 Verilog TLM 1654 0

Verilog任務與函數的區別

和函數一樣，任務（task）可以用來描述共同的代碼段，并在模塊內任意位置被調用，讓代碼更加的直觀易讀。

2023-06-01 標簽：Verilog 時序控制器 CLK 1616 0

用Verilog函數實現一個數據大小端轉換的功能

在 Verilog 中，可以利用任務（關鍵字為 task）或函數（關鍵字為 function），將重復性的行為級設計進行提取，并在多個地方調用，來避免重...

2023-06-01 標簽：寄存器 Verilog 數碼管 1855 0

Verilog編碼風格的建議

良好的編碼風格，有助于代碼的閱讀、調試和修改。雖然 Verilog 代碼可以在保證語法正確的前提下任意編寫，但是潦草的編碼風格往往是一錘子買賣。

2023-06-01 標簽：寄存器 Verilog RTL 738 0

Verilog狀態機的類型

有限狀態機（Finite-State Machine，FSM），簡稱狀態機，是表示有限個狀態以及在這些狀態之間的轉移和動作等行為的數學模型。

2023-06-01 標簽：Verilog RTL 有限狀態機 1934 0

Verilog數值轉換知識總結

本節主要對有符號數的十進制與二進制表示以及一些數值變換進行簡單的總結。

2023-06-01 標簽：二進制 Verilog 1068 0

Verilog中阻塞和非阻塞賦值金規

對于VerilogHDL語言中，經常在always模塊中，面臨兩種賦值方式：阻塞賦值和非阻塞賦值。對于初學者，往往非常迷惑這兩種賦值方式的用法，本章節主...

2023-06-01 標簽：模塊 Verilog HDL 1353 0

談談system Verilog 和C的交互

PLI全稱 Program Language Interface，程序員可以通過PLI在verilog中調用C函數，這種訪問是雙向的。這些用戶定義的系統...

2023-05-31 標簽：cpu Verilog c函數 703 0

Verilog除法器設計

取被除數的高幾位數據，位寬和除數相同（實例中是 3bit 數據）。

2023-05-30 標簽：寄存器 Verilog 除法器 1196 0

Verilog時鐘分頻知識總結

采用觸發器反向輸出端連接到輸入端的方式，可構成簡單的 2 分頻電路。

2023-05-30 標簽：邏輯電路 Verilog 計數器 2204 0

常見的Verilog行為級描述語法

常見的模塊介紹：選擇器；譯碼器；解碼器；比較器。這里我們主要從常見的Verilog描述的層面去介紹，而不著重考慮電路。

2023-05-30 標簽：解碼器比較器 Verilog 1595 0

一些有趣的數組相關的SystemVerilog約束

我們在工作中常常會針對數組施加各式的約束，下面列舉一下有趣的**Systemverilog數組約束**示例

2023-05-30 標簽：Verilog 812 0

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