臺灣積體電路制造公司（簡稱為臺積電（TSMC））最近宣布了其第四個28nm工藝進入了量產 - 28HPC Plus（即28HPC +）。臺積電（TSMC）的前兩項28nm工藝（聚氮氧化硅28LP和高K 金屬閘28HP / 28HPL / 28HPM）已生產了數百萬個生產晶片。臺積電（TSMC）已利用28HPC優化了移動和消費設備在性能和成本之間的平衡需求，然后開發了28HPC +，從而進一步提高性能和降低泄漏。設計人員通過結合這些新工藝技術和專為這些工藝而設計的高質量標準單元邏輯庫，可實現其性能、功耗和面積目標，同時減小設計進度風險。

本文介紹了六個方面，設計人員可以利用這些采用新工藝的最新邏輯庫技術來優化其系統級芯片（SoC）的性能、功耗和面積。

首先，臺積電（TSMC）28HPC/HPC+工藝相對于28LP/HP/HPL/HPM，能更好的控制全局慢速和全局快速（SSG，FFG）工藝角，因此可以提高系統級芯片（SoC）性能。改良的性能可以使用較低驅動（較小的）邏輯單元來滿足關鍵時序路徑。

其次，臺積電（TSMC）對28HPC工藝進行更嚴格的工藝控制，可以減少對應工藝角中的20％漏電來降低功耗。

第三，28HPC +提高了15％性能，降低了25％漏電。

第四，28HPC和28HPC +都能減少面積，靈活的工藝規則，使得邏輯庫設計者可以設計出更小的可布線性更好的邏輯單元。

第五，這些相同的靈活規則使得能夠得到相對于28HPM工藝更長的溝道長度，從而減少最高50％的漏電，而不需要使用高成本的基于光刻的閘極偏置。

第六，在28HPC工藝引入的新的邏輯庫功能，如多重延遲、多重建立時間和多位觸發器（MBFF），可幫助設計人員優化處理器內核的性能和功耗。

創新工藝技術和邏輯庫設計功能的結合，以及最新的EDA工具創新和流程，使系統級芯片（SoC）設計人員能夠利用他們的設計技能，設計出最高性能、 最低成本、最低功耗的產品。

1.通過全局工藝角簽核來提升系統級芯片（SoC）性能

傳統開發的邏輯庫，包括總工藝角工藝、電壓、溫度（PVT）模擬試驗，可反映典型的P溝道和N溝道晶體管性能，統計學上性能最慢的（slow-slow或SS在3 sigma）和性能最快的（fast-fast或FF在3 sigma）。這些工藝角用于模擬典型的預期性能、最慢情況（用于觸發器setup）和最快情況（用于觸發器hold），且包括預期die和die之間、wafer和wafer之間以及lot和lot之間的變化，從而確保良率。

由于工藝變異性的降低，臺積電（TSMC）能夠提供高良率的新工藝角，稱之為slow-slow global（SSG）。與之前的28HPM工藝相比提高了10-15％的性能，這需要更保守的SS 簽核 （圖1）。工藝變異性改進可使處理器運行速度提高10-15％，因此，28HPC邏輯庫必須能夠支持在更高的速度下電路的額外動態功耗和電遷移要求。

圖1. 臺積電（TSMC）28HPC SSG工藝角和28HPM SS 工藝角

2. 隨著工藝變異性減小，閘門漏電流也減少

HPC工藝變異性的改進降低了晶體管泄漏，因此根據不同的工藝選項和條件，28HPC工藝將比28HPM減少約20％的漏電量（圖2）。

圖2. TSMC 28HPC FFG工藝角和28HPM FFG工藝角

3.使用28HPC +改進工藝秘訣

臺積電（TSMC）利用28HPC +改善了28HPM和28HPC上使用的高K金屬工藝，具有新的摻雜特性，并從高K金屬閘上分離了一些原子，提高了15％的性能和降低25％的漏電流。

圖3.左邊的曲線顯示了28HPC的性能分布，右圖顯示了28HPC +的性能分布。請注意，這些曲線比較了相同的SSG工藝角

圖4.右側曲線顯示28HPC的漏電分布，左側顯示28HPC +處的漏電分布。請注意，這些曲線比較了相同的FFG工藝角