2 通信接口模塊實現

　　通信接口模塊以FPGA為控制核心，外圍添加電平轉換芯片實現。通信接口模塊對上行控制命令和下行狀態信息進行獨立處理。在FPGA內實現的邏輯框圖如圖3所示。

　　光纖接收和光纖發送模塊實現光纖通信協議的物理層處理。成幀和解幀模塊實現光纖通信協議的鏈路層處理。控制命令處理和狀態數據處理實現用戶數據處理。三線同步串行接口、通用異步串行接口和邏輯電平接口實現針對各個前端受控模塊的數據傳輸。

　　2．1 光纖接口

　　按照光纖通信協議，光纖接口包括物理層和鏈路層處理，即圖3中的光纖發送／接收、成幀／解幀邏輯模塊，發送和接收是相反方向的處理。光纖接收／發送邏輯模塊實現串行解串編解碼和8B／10B編解碼。串行器將并行數據變為串行數據發送至光纖接口；解串器將從光纖接口接收到的串行數據變為并行數據。同時通過8B／10B編碼將發送時鐘編碼到數據中一同發送，解串器則從數據流中恢復時鐘。串行器采用

　　SN65LV1023A器件，解串器采用SN65LV1224B器件。8B／10B編解碼則在FPGA中實現。成幀／解幀模塊實現數據長度檢驗、數據校驗、添加幀頭和幀尾。

　　2．2 控制命令處理邏輯

　　控制命令處理邏輯首先檢測FIFO緩沖器是否有數據，如有數據則開啟一次控制命令處理。數據處理時，根據標志字將數據寫入相應的設備接口，一幀數據處理完成后，通過設置幀有效信號，啟動接口模塊發送。控制狀態機如圖4所示

　　2．3 狀態數據處理邏輯

　　由于各個前端受控模塊下行數據量較少、數據間時間間隔較大，而FPGA內部數據處理速度遠快于外部接口，因此不存在某一受控模塊始終占據總線的情況。這樣不需要考慮按照請求到來時間順序進行處理請求，而是狀態數據處理邏輯接到受控模塊接口的總線請求后，按照固定的優先級處理。

　　2．4 三線制同步串行口

　　三線制同步串行接口的邏輯結構如圖6所示。三線制同步串行口接收模塊可分為數據接收和數據接收緩存兩部分。數據接收部分由移位寄存器組成。移位寄存器受接收的時鐘信號控制，實現串并轉換，數據接收完成后，直接輸出到數據接收緩存。數據接收緩存設置2級異步FIFO，實現跨時鐘域變換。當緩存中有數據時，向狀態信息處理模塊發出請求，等待讀出數據。

　　三線制同步串行口發送模塊同樣可分為兩部分：數據發送緩存和數據發送。數據發送部分主要是由移位寄存器、移位計數器組成。根據不同的數據長度設置不同長度的移位寄存器，實現數據的并行輸入和串行移出。移位計數器控制數據移出的個數，同時控制時鐘信號和幀同步信號的產生。數據緩存部分根據傳輸數據的不同而不同。對于周期性控制命令設置一級緩存，當新數據來時緩存被新數據覆蓋。對于非周期控制命令設置4級FIFO，由于非周期控制命令較少，4級緩存已經足夠。數據緩存部分優先發送非周期控制命令。