PCI總線DMA傳輸過程中，可能出現的異常包括：

　　(1)PCI總線上SERR信號為高，系統錯誤。

　　(2)PCI總線上PERR信號為高，數據奇偶校驗錯誤;

　　(3)主設備或從設備中止傳輸;

　　(4)主設備或從設備中止傳輸，或重試次數超過門限，導致PCI橋對總線讀/寫失敗。

　　在偵察接收系統設計中，上述異常一旦發生，PCI接口便中斷NiosCPU,CPU接收到中斷后，通過查詢PCI橋的控制寄存器訪問(Control RegisterAccess,CRA)空間，獲得異常信息。系統錯誤發生時，PCI接口設備是沒有辦法恢復的，在這種情況下，NiosCPU可點亮指示燈，指示系統錯誤發生;其它異常情況發生后，Nios CPU可立即通過對DMA控制器的狀態空間的長度寫零來停止DMA傳輸，然后重新啟動DMA傳輸，讓系統從異常中恢復過來。

　　2.3 提高PCI總線DMA速率的優化措施

　　為了盡可能提高DMA傳輸速率，本方案中共采取了以下三個方面的措施。

　　(1)PCI總線的突發傳輸與Avalon總線的流水線操作

　　為了提高系統傳輸速率，應充分利用PCI總線的突發傳輸特性，使PCI總線處于突發傳輸狀態。為此，在系統設計中，一方面使Avalon總線工作于流水線模式下，降低Avalon總線的延遲時間;另一方面適當增大緩存存儲空間，避免因緩沖區滿造成的傳輸延遲等待。

　　(2)DMA控制的優化

　　為了使DMA傳輸更為靈活，如程序運行過程中改變DMA長度、讀寫地址、數據的幀長度，以及發生異常時程序自動恢復等，本文中使用Nio sCPU控制DMA傳輸。CPU的主要任務是在PC使能DMA和數據準備好時啟動DMA傳輸，應盡可能使程序緊湊，減少冗余操作，做到條件具備立即啟動DMA傳輸。

　　(3)功能模塊的時鐘設置

　　如圖2所示，SOPC中包括7個功能組件，為了進一步提高系統的速度，需要分別讓這7個組件的時鐘處于最佳狀態。PCI總線訪問相關組件的時鐘為33MHz,Nios CPU相關的組件運行在150MHz時鐘上。使系統在正確穩定運行的基礎上，最大限度地提高運行速度。

　　3 結束語

　　該方案將PCI橋和用戶邏輯在一片FPGA中實現，減少了硬件電路的復雜度、降低了系統成本;采用SOPC創建PCI橋，大大縮短了開發周期，提高了系統的可靠性，且因使用了片上Nios CPU進行DMA的在線配置和自動異常處理，使DMA傳輸更加靈活。通過在EP3C120芯片上驗證，該設計能夠實現大于100Mbytes /s的PCI總線DMA傳輸速率。