目前，已經可以在1.2V 65nm CMOS技術的基礎上實現8Vpp和脈沖寬度調制射頻高壓/大功率驅動器。在0.9到3.6GHz的工作頻率范圍內，該芯片在9V的工作電壓下可向50Ω負載提供8.04Vpp的最大輸出擺幅。這使得CMOS驅動器能夠直接連接并驅動LDMOS和GaN等功率晶體管。該驅動器的最大導通電阻為4.6Ω。2.4GHz時所測量的占空比控制范圍為30.7%到71.5%.通過使用新型薄氧化層漏極延伸MOS器件，該驅動器可實現可靠的高壓操作，而這一新型器件通過CMOS技術實現時無需額外的費用。

　　技術背景

　　現代無線手持通信無線電（包括射頻（RF）功率放大器（PA）在內）均是在深亞微米CMOS中得以實現。不過，在無線基礎設施系統中，由于需要較大的輸出功率等級，必須通過硅LDMOS或混合技術（如GaA和更先進的GaN）才能實現RF PA.對下一代可重新配置的基礎設施系統而言，開關模式PA（SMPA）似乎能為多頻帶多模式發射器提供所需的靈活性和高性能。但是，為了將基站SMPA中使用的高功率晶體管與發射器的所有數字CMOS模塊相連，需要能夠生成高壓（HV）擺幅的寬帶RF CMOS驅動器。這樣不僅能實現更優的高功率晶體管性能，而且還能將數字信號處理直接用于控制所需的SMPA輸入脈沖波形，從而提高系統整體性能。

　　設計挑戰

　　LDMOS或GaN SMPA的輸入電容通常為幾個皮法，必須由振幅高于5Vpp的脈沖信號驅動。因此，SMPA CMOS驅動器必須同時提供高壓和瓦特級的射頻功率。遺憾的是，深亞微米CMOS給高壓和大功率放大器及驅動器的實現提出了諸多挑戰，尤其是極低的最大工作電壓（即可靠性問題引起的低擊穿電壓）和損耗較大的無源器件（例如用于阻抗變換）。

　　現有解決方案

　　用于實現高壓電路的方法并不多。可以采用能夠實現高壓容限晶體管的技術解決方案（如多柵氧化層），但代價是生產流程較昂貴，必須向基線CMOS工藝添加額外的掩模和處理步驟，因此這種方案并不理想。此外，為可靠地增加高壓耐受力，可以采用僅使用標準基線晶體管（使用薄/厚氧化層器件）的電路方案。在第二種方法中，器件堆疊或串聯陰極是最常見的例子。但是，射頻復雜性和性能具有很大的局限性，尤其是當串聯陰極（或堆疊）器件的數量增加至2個或3個以上時。另一種實現高壓電路的途徑就是如本文所述的在基線CMOS技術中使用漏極延伸場效應管（EDMOS）來實現。

　　新的解決方案

　　漏極延伸器件基于智能布線技術，這得益于在ACTIVE（硅）、STI（氧化層）及GATE （多晶硅）區域中可實現十分精細的尺寸，并能在沒有附加費用的條件下，利用基線深亞微米CMOS技術實現PMOS和NMOS兩種高壓容限晶體管。盡管與采用該工藝的標準晶體管相比，這些EDMOS設備的RF性能實際上較低，但由于消除了與其他HV等效電路相關的重要損耗機制（如串聯陰極），它們仍能在整個高壓電路中實現較高整體性能。

　　因此，本文所述的高壓CMOS驅動器拓撲結構采用EDMOS器件來避免器件堆疊。RF CMOS驅動器采用薄氧化層EDMOS器件通過65nm低待機功耗基線CMOS工藝制造，且無需額外的掩模步驟或工序。對PMOS和NMOS而言，這些器件上測量到的fT分別超過30GHz和50GHz，它們的擊穿電壓限度為12V.高速CMOS驅動器前所未有地實現了高達3.6GHz的8Vpp輸出擺幅，因而能為像GaN這樣的基于寬帶隙的SMPA提供驅動。

　　圖1為本文所述驅動器的結構示意圖。輸出級包括一個基于EDMOS的逆變器。EDMOS器件可由低壓高速標準晶體管直接驅動，從而簡化了輸出級與其它數字和模擬CMOS電路在單顆芯片上的集成。每個EDMOS晶體管均由通過3個CMOS逆變器級實現的錐形緩沖器（圖1中的緩沖器A和B）提供驅動。兩個緩沖器具有不同的直流等級，以確保每個CMOS逆變器都能在1.2V的電壓下（受技術所限，即VDD1-VSS1=VDD0-VSS0=1.2V）穩定運行。為了使用不同的電源電壓并允許相同的交流操作，兩個緩沖器的構造完全相同，并內置于單獨的Deep N-Well（DNW）層中。驅動器的輸出擺幅由VDD1-VSS0決定，可隨意選擇不超過EDMOS器件最大擊穿電壓的任意值，而內部驅動器的運行保持不變。直流電平位移電路可分離每個緩沖器的輸入信號。

　　圖1:RF CMOS驅動電路示意圖和相應的電壓波形。

　　CMOS驅動器的另一個功能就是對輸出方波的脈沖寬度控制，該功能由脈寬調制（PWM）通過可變柵偏壓技術實現。PWM控制有助于實現微調和調諧功能，從而提升高級SMPA器件的性能。緩沖器A和B的第一個逆變器（M3）的偏置電平可參照該逆變器本身的開關閾值對RF正弦輸入信號進行上移/下移。偏置電壓的改變將使逆變器M3的輸出脈沖寬度發生變化。然后，PWM信號將通過另外兩個逆變器M2和M1進行傳輸，并在RF驅動器的輸出級（EDMOS）合并。

　　為確保輸出級之前的兩個RF路徑的布局對稱，所有逆變器（從M0到M3）都采用了統一的PMOS-to-NMOS晶體管尺寸比。所有CMOS級中每個加寬晶體管（M0級的總寬度可達4，032μm）的布局被分割成若干個單位晶體管布局參數化單元（P-cell），并通過優化實現最高頻率。每個P-cell都包含一個版圖不對稱的多指晶體管（具有最小柵長）、護圈和所有與頂層內部金屬的互連。每個晶體管的布局均可充分擴展。

　　此外，該驅動器還包含大尺寸的片上交流耦合和交流退耦平行板交指型金屬邊電容器。電容器Cin與兩個DC輸入偏壓線路（BIASa，b）一起實現直流電平位移。使用片上電容器Cout可實現DC耦合或AC耦合兩種方式的輸出。AC耦合可驅動需要負柵偏壓的功率晶體管（如GaN）。將四條寬粗的電源線（VSS0，1和VDD0，1）布線于位于兩塊更厚的金屬頂部上的芯片內。采用電容器C0、C1、C2和C3對內部電源線進行退耦。此外還增加了專用的ESD保護電路以保護CMOS芯片。

　　CMOS驅動器的總體芯片面積為1.99mm2，而工作面積（EDMOS和緩沖器）僅為0.16mm2.將原型裸片安裝于PCB上以便于測試，并在50Ω的負載環境下進行測量。使用高速數字采樣示波器可捕捉時域信號。圖2顯示了在3V、5V、7V和9V的供電電壓下，且輸入正弦波為2.1GHz時，驅動器DC耦合輸出的時域波形。在50Ω負載和9V電源下所測量的最大擺幅為8.04Vpp.測量到的驅動器導通電阻低至4.6Ω。圖3顯示了測量到的脈沖寬度（以占空比表示）控制范圍，以DC偏置電平（即BIASa，b-VSS0，1）的函數表示。該圖還顯示了不同占空比條件下的兩種時域波形。在2.4GHz頻率和5V電源下可觀察到占空比控制范圍為30.7%至71.5%.在高達3.6GHz的頻率下，RF驅動器將其脈沖波形保持為8Vpp.在2.4GHz下進行的另一項測量表明，在5V和9V電源下連續工作24小時后，性能并未發生下降。

　　圖2:2.1GHz時，多種電壓下監測到的時域波形（VDD1- VSS0= 3V， 5V， 7V， 9V）。

　　圖3:2.4GHz時測量到的占空比。

　　與之前最先進的CMOS器件相比，上述驅動器實現了更大的輸出電壓擺幅和更高的工作頻率。此外，該CMOS驅動器具有與SiGe-BiCMOS等效電路相近的性能。相比之前所有HV驅動器，本文介紹的芯片具有帶RF控制功能的附加脈沖以提升SMPA系統性能。

　　本文小結

　　本文主要描述了采用1.2V基線65nm CMOS技術實現8.04Vpp和3.6GHz工作頻率的首款寬帶PWM控制RF SMPA驅動器。該CMOS驅動器連接了數字CMOS電路與高功率晶體管，可充當面向無線基礎設施系統的下一代可重新配置多頻多模發射器的主要構建模塊。