摘要：為了適應機載液晶顯示器向低功耗、高集成度發展的趨勢,提出了一種基于Zynq可擴展處理平臺的圖形生成電路實現方法.該方法以Zynq為核心搭建硬件平臺,使用Zynq集成的ARM 處理器執行圖形生成算法運算,配合可編程邏輯資源,按照一種三緩沖機制對DDR３SDRAM 幀存數據進行緩沖處理,實現圖形的實時生成.采用本設計可以生成多種分辨率的機載圖形畫面.實驗結果表明,當生成分辨率為１０２４×７６８的EFIS電子飛行顯示系統畫面時,幀率可達74fps,能夠滿足機載液晶顯示器高性能實時顯示需求。

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１　引言

在飛機座艙顯示系統中圖形顯示占據重要地位[１].主顯示器尺寸不斷加大,分辨率不斷提高,并日益朝著大屏幕化、綜合化、信息化和智能化方向發展[２].隨著分辨率的提高,要顯示的信息量也大幅增加,座艙圖形綜合顯示系統是一個對實時性要求很高的系統[３],軍用飛機在做戰術動作時,畫面變換速度快,要求圖形的更新速度也必須很快,至少要比幀或場的刷新速度快,才可以避免畫面的斷續[４Ｇ５].采用DSP＋FPGA 的圖形硬件加速架構,或者使用專用GPU 圖形生成芯片,都可以生成高分辨的機載顯示器圖形,但隨之而來的是產品成本的急劇增加以及功耗的不斷上升[６].為機載圖形顯示系統配置更合理的硬件設計和軟件架構變得尤為迫切。

Xilinx最新平臺Zynq將處理器的軟件可編程能力與FPGA 的硬件可編程能力實現完美結合,以低功耗和低成本等系統優勢實現良好的系統性能、靈活性和可擴展性[７].本文提出一種基于Zynq可擴展處理平臺的實時圖形生成電路,利用Zynq內部集成的ARM 處理器以及可編程邏輯資源,實現了機載顯示器圖形畫面的實時生成與顯示。

２　Zynq簡介

２．１　Zynq構成

Zynq構架將內部結構分為處理器系統(ProcessingSystem,PS)與可編程邏輯(ProgrammableLogic,PL)兩部分[８].PS部分包括雙ARM CortexＧA９內核、存儲器接口以及通用外設接口等資源.PL部分也即常規的FPGA,通過PL生成的IP核可以作為ARM 內核的擴展外圍設備或者ARM 內核的加速部件.Zynq器件內部結構圖如圖１所示。

圖１　Zynq內部結構圖

Zynq架構可以對PL和PS中運行的自定義邏輯和軟件方便地進行管理和規劃,PS和PL的單芯片綜合使其在I/O 數據帶寬、功能耦合、功耗預算等方面的性能表現大大超越了以往ASSP和FPGA 雙芯片解決方案。

PS和PL可以通過多種途徑實現互聯,包括GPIO端口、AXI總線端口、EMIO 端口、中斷、DMA 等等.其中AXI總線是ARM 系統中連接各個模塊的主要通道,各個功能部件通過AXI總線實現互聯.在PL中可以通過工具自動生成帶有AXI接口的IP 核,和PS 端進行高速數據交互。

２．２　DDR Memory控制器

Zynq內部集成的DDR memory控制器支持DDR２、DDR３、LPDDR２等多種存儲器類型,包含了３個主要模塊:AXI存儲器端接口DDRI、帶有傳輸調度機制的中央控制器DDRC 和物理層控制器DDRP[９].DDRmemory控制器框圖如圖２所示。

圖２　DDR Memory控制器框圖

DDRI端口符合AXI總線標準,包含４個６４位的同步AXI接口,分別為S０、S１、S２、S３,用于接收多個AXI主端的訪問請求,其中S０和S１端口接收PS部分CPU 的訪問請求;S２和S３端口接收PL部分邏輯端的訪問請求.DDRC對來自多個AXI主端的訪問請求按照其調度策略進行裁決,裁決實施的依據是主控端訪問的優先級、等待時長計數器和緊急信號.DDRP 處理來自于DDRC的讀寫請求,并將其轉換成符合DDR 存儲器時序要求的特定信號。

２．３　AXI VDMA

AXI VDMA 是Xilinx公司開發的一個軟核IP,用于在系統存儲器和支持AXI４-Stream 視頻類型的目標IP之間提供一個高速的數據存取通道[１０].AXI４-Stream 格式數據流不能直接用于驅動顯示,還需要將數據流以視頻使能信號為界進行分割,配合行場同步信號驅動視頻終端顯示。

該IP 有兩路AXI４-Stream 接口,分別為AXI Memory Map to Stream (MM２S)Stream Master 和AXI４-Stream to Memory Map(S２MM)Stream Slave,其中MM２S為主端口,用于輸出轉換成AXI４-Stream 格式視頻流的系統存儲器中數據.S２MM 為從端口,用于接收AXI４-Stream 格式視頻流轉換成存儲器數據.MM２S和S２MM 彼此相互獨立,可以并行同時工作.PS端的處理器可通過AXI４-Lite總線對其內部的寄存器進行訪問以控制VDMA 工作模式、獲取VDMA 工作狀態。