圖4布局布線的輸入輸出與調用關系

2．2驗證平臺的系統設計

本驗證平臺FPGA采用Altera公司的Cyclone ⅡEP2C70，該器件采用了TSMC領先的90 nm低電介工藝技術生產⒊支持4個可編程鎖相環（PLL），提供靈活的時鐘管理和頻率合成能力；包含了150個18×18 bit乘法器，可以完成基本的DSP處理；高速外接存儲器接口支持SRAM、DRAM＼DDR、DDR2以及QDRII SItAM；支持差分和單端I／0標準，包括接收速率805 Mbis和發送速率640 Mb／s的LVDS、mlnl LVDS、LVPECL、 差分HSTL和差分SSTL及處理器、ASSP和ASIC接口的64位66 MHzPCI和PCI－X；高達260 MHz工作頻率，真正的雙端口工作（1個讀和1個寫，2個讀或2個寫）；與133 MHz Pal_X1.0標準兼容；用戶最多可用引腳622個；高達402.5 MHz性能的分層時鐘網絡，多達16個全局時鐘線，快速串行配置時間小于100 ms；支持3．3 V、2，5 V或1．8 V多種電壓，可用于視頻、圖像處理（如MPEG4編碼和譯碼、視頻濾波）和無線基礎設各中。基于龍芯I號CPU IP核的SoC的驗證平臺結構如圖5所示。

圖5 SoC的FPGA驗證平臺結構

圖5中，外圍電路的主要功能是驗證SoC中各個接口IP模塊能否與龍芯I號IP核、外部接口單元、硬件驅動軟件和實時操作系統協調高效地工作。由于接口（如USB接口、UART／IrDA接口、SPI和LCD接口等）電路結構比較簡單，且很多資料都有介紹，在設計時，除了注意通用的設計規則和印匍電路板（PCB）布局布線外，沒有特別的要求。同時，為了便于分析各個被驗證的IP模塊在任意時刻的狀態，將Cyclone Ⅱ EP2C70的大多數I／0引腳都引出到PCB上，以方便SoC開發人員使用邏輯分析儀進行信號實時采集和分析，也可讓信號發生器產生一些特定信號以供系統調試使用。該開發系統在設計PCB時還特別注意了電磁干擾的屏蔽問題。

2．3 SoC到FPGA的系統移植

使用Altera公司的FPGA開發工具Quartusll，將SoC向Cyclone Π EP2C70（FPGA）移植的步驟如下
（1）對SoC進行修改，以適合FPGA的開發環境。修改子模塊配置、RAM、FIFO等，添加PLL對所需要的時鐘進行適當的分／倍頻，或提高時鐘信號的質量。
（2）使用Quartusll內置綜合工具或專用綜合工具（如常見的Synplify．_pro）單獨建Project，對RTL進行綜合，生成網表。時鐘工作頻率較高的，要寫綜合約束條件。
（3）指定每一個輸人輸出信號對應的FPGA管腳和輸人輸出邏輯類型。
（4）編譯生成的網表以生成sof文件，包括優化、適配、sof文件生成等分步驟。
（5）進行靜態時序分析，檢查是否滿足預定的時鐘頻率要求，若不能滿足，則重新進行第（2）步。如果多次進行步驟（2）仍不能滿足時序要求，則需要根據關鍵路徑對RTL代碼進行修改。

關鍵路徑是指延遲最大的路徑，該路徑的延遲限制了時鐘的最大工作頻率。該SoC芯片的最大工作頻率在266 MHz以上，與選用的FPGA Cyclone Ⅱ EP2C70的總線時鐘速度相當。

　　3、 VxWorks實時操作系統

本文所設計的SoC硬件平臺上，最終將運行Vx－Works操作系統，作為此次嵌入式SoC硬件平臺設計的軟件需求和最終的驗證目標。VxWorks是一個具有可伸縮、可裁減、高可靠性，同時適用于所有流行CPU平臺的實時操作系統㈣。可伸縮性指VxWorks提供了超過1 800個應用編程接口（API）供用戶自行選擇使用；可裁減性指用戶可以根據自己的應用需要對VxWorks進行配置，產生具有不同功能集的操作系統映像；可靠性指VxWorks可以提供非常安全的操作系統平臺。VxWorks的基本構成組件包括BSP（Board Support Package）、微內核Wind、網絡系統、文件系統及I／0系統。本文測試更關注于BSP、Wind以及I／O組件。BSP中包括硬件環境中CPU的初始化及系統各項硬件資源的安裝和配置，如RAM、Clock、網絡接口、中斷控制器等。微內核Wind是Win￣dRiver公司自行開發的一種嵌人式操作系統內核，該內核具有標準的嵌人式實時操作系統的基本特征。