(1)對每個同步時序設計的子模塊的輸出使用寄存器(用寄存器分割同步時序模塊原則)。

　　(2)將相關邏輯和可以復用的邏輯劃分在同一模塊內(呼應系統原則)。

　　(3)將不同優化目標的邏輯分開。

　　(4)將送約束的邏輯歸到同一模塊。

　　(5)將存儲邏輯獨立劃分成模塊。

　　(6)合適的模塊規模。

　　(7)頂層模塊最好不進行邏輯設計。

　　14.組合邏輯的注意事項

　　(1)避免組合邏輯反饋環路(容易毛刺、振蕩、時序違規等)。

　　解決：

　　A.牢記任何反饋回路必須包含寄存器;

　　B.檢查綜合、實現報告的warning信息，發現反饋回路(combinational loops)后進行相應修改。

　　(2)替換延遲鏈。

　　解決：用倍頻、分頻或者同步計數器完成。

　　(3)替換異步脈沖產生單元(毛刺生成器)。

　　解決：用同步時序設計脈沖電路。

　　(4)慎用鎖存器。

　　解決：

　　A.使用完備的if…else語句;

　　B.檢查設計中是否含有組合邏輯反饋環路;

　　C.對每個輸入條件，設計輸出*作，對case語句設置default*作。特別是在狀態機設計中，最好有一個default的狀態轉移，而且每個狀態最好也有一個default的*作。

　　D.如果使用case語句時，特別是在設計狀態機時，盡量附加綜合約束屬性，綜合為完全條件case語句。

　　小技巧：仔細檢查綜合器的綜合報告，目前大多數的綜合器對所綜合出的latch都會報“warning”，通過綜合報告可以較為方便地找出無意中生成的latch。

　　15.時鐘設計的注意事項

　　同步時序電路推薦的時鐘設計方法：

　　時鐘經全局時鐘輸入引腳輸入，通過FPGA內部專用的PLL或DLL進行分頻/倍頻、移相等調整與運算，然后經FPGA內部全局時鐘布線資源驅動到達芯片內所有寄存器和其他模塊的時鐘輸入端。

　　電子發燒友網編輯論：

　　對于新入職的員工來說，他們往往對FPGA的整體設計流程有了初步認識，5項基本功的某幾個方面可能很扎實。但是由于某個或某幾個方面能力的欠缺，限制了他們獨自完成整個設計流程的能力。入職培訓的目的就是幫助他們掌握整體設計流程，培養自我獲取信息的能力，通過幾個設計流程來回的訓練，形成自我促進、自我發展的良性循環。在這一過程中，隨著對工作涉及的知識的廣度和深度的認識逐步清晰，新員工的自信心也會逐步增強，對個人的發展方向也會逐步明確，才能積極主動地參與到工程項目中來。