終于到了HLS部分。HLS是High Level Synthesis的縮寫，是一種可以將高級(jí)程序設(shè)計(jì)語言C，C++，SystemC綜合為RTL代碼的工具。生產(chǎn)力的發(fā)展推動(dòng)了設(shè)計(jì)模式。在電子技術(shù)初級(jí)階段，人們關(guān)注的是RLC電路，通過建立微分方程求解電路響應(yīng)。門級(jí)電路是對(duì)RLC的初步封裝，人們進(jìn)而采用布爾代數(shù)、卡諾圖進(jìn)行電路設(shè)計(jì)與分析。之后隨著集成電路進(jìn)一步發(fā)展，門電路可以集成為寄存器、觸發(fā)器、ROM等宏單元，設(shè)計(jì)工具也變得更為高度模塊化。算法級(jí)別的電路設(shè)計(jì)，則一直沒有特別好的工具，直到出現(xiàn)了HLS。HLS可以將算法直接映射為RTL電路，實(shí)現(xiàn)了高層次綜合。從這個(gè)層面上講，System Generator也是一種高層次綜合工具，因?yàn)樗鼘?a href="http://www.xsypw.cn/tags/matlab/" target="_blank">matlab算法描述綜合為RTL代碼。如果今后機(jī)器學(xué)習(xí)、人工智能獲得重大突破，或許會(huì)出現(xiàn)將人類自然語言綜合為RTL代碼的工具，不知我們是否能見證它的面世。HLS的學(xué)習(xí)資源可以參考。本節(jié)給出較為通用的矩陣與向量相乘例子，從全串行到全并行進(jìn)行了一步步優(yōu)化實(shí)現(xiàn)。矩陣實(shí)驗(yàn)室Matlab是比較常用的數(shù)學(xué)仿真軟件。本博主用的是R2013a版本。為了驗(yàn)證矩陣向量相乘正確性，我們先用matlab生成測(cè)試矩陣和向量，并利用matlab計(jì)算結(jié)果。代碼如下：[plain]?

?

clear;??

clc;??

close?all;??

??

N?=?5;??

??

A?=?randi([1,100],N,N);??

b?=?randi(100,N,1);??

??

c?=?A*b;??

??

KKK_SaveToCHeaderFile(A,'A.h');??

??

KKK_SaveToCHeaderFile(b,'b.h');??

KKK_SaveToCHeaderFile(c,'c.h');??

?

這里給出的是A*b = c的簡(jiǎn)單例子，A為5X5矩陣，b為5X1向量，結(jié)果c為5X1向量。其中KKK_SaveToCHeaderFile()是將矩陣、向量保存為C語言數(shù)組的子函數(shù)，定義如下：[plain]?

?

function?[]?=?KKK_SaveToCHeaderFile(var,fn)??

fid?=?fopen(fn,'w');??

var?=?reshape(var.',1,[]);??

fprintf(fid,'%d, ',var);??

fclose(fid); ?

?

給出測(cè)試?yán)讨校珹如下：[plain]?

?

82??10??16??15??66??

91??28??98??43??4??

13??55??96??92??85??

92??96??49??80??94??

64??97??81??96??68 ?

?

b如下：[plain]?

?

76??

75??

40??

66??

18 ?

?

得到的c如下：980015846165552312422939運(yùn)行matlab腳本之后，生成三個(gè)文件：A.h，b.h，c.h，這些是作為HLS程序的輸入數(shù)據(jù)和參考結(jié)果。下面我們用HLS工具實(shí)現(xiàn)上述矩陣X向量的功能。第一步，運(yùn)行Vivado HLS。

選擇第一項(xiàng)，Create New Project，建立新工程MatrixMultiply

輸入路徑和工程名之后，點(diǎn)Next。

添加頂層模塊文件。這里我們Top Functions輸入MatrixMultiply，然后New File...，新建一個(gè).c文件，命名為MatrixMultiply.c（后綴不要省略！），然后點(diǎn)Next添加頂層文件測(cè)試腳本。這里New一個(gè)文件TestMatrixMultiply.c（后綴不要省略！），然后Add前面用Matlab生成的A.h，b.h，c.h，如下圖所示：

點(diǎn)Next，選擇解決方案配置，如下圖所示

其余保持默認(rèn)，只修改Part Selection部分，改為ZedBoard。改完后，F(xiàn)inish即可進(jìn)入主界面，如下圖所示

可以看出，Vivado HLS界面很像很像Xilinx SDK，不同的是前者負(fù)責(zé)PL部分開發(fā)，后者負(fù)責(zé)PS軟件編寫，定位不同決定了二者今后的路必然走向分歧。將MatrixMultiply.c內(nèi)容改為：[cpp]?

?

typedef?int?data_type;??

#define?N?5??

??

void?MatrixMultiply(data_type?AA[N*N],data_type?bb[N],data_type?cc[N])??

{??

????int?i,j;??

????for(i?=?0;i

????{??

????????data_type?sum?=?0;??

????????for(j?=?0;j

????????{??

????????????sum?+=?AA[i*N+j]*bb[j];??

????????}??

????????cc[i]?=?sum;??

????}??

} ?

?

將TestMatrixMultiply.c內(nèi)容改為：[cpp]?

?

#include???

typedef?int?data_type;??

#define?N?5

const?data_type?MatrixA[]?=?{??

#include?"A.h"??

};??

const?data_type?Vector_b[]?=?{??

#include?"b.h"??

};??

const?data_type?MatlabResult_c[]?=?{??

#include?"c.h"??

};

data_type?HLS_Result_c[N]?=?{0};??

void?CheckResult(data_type?*?matlab_result,data_type?*?your_result);??

int?main(void)??

{??

?printf("Checking?Results: ");??

?MatrixMultiply(MatrixA,Vector_b,HLS_Result_c);??

?CheckResult(MatlabResult_c,HLS_Result_c);??

?return?0;??

}??

void?CheckResult(data_type?*?matlab_result,data_type?*?your_result)??

{??

?int?i;??

?for(i?=?0;i

?{??

??printf("Idx?%d:?Error?=?%d? ",i,matlab_result[i]-your_result[i]);??

?}??

}??

??

?

首先進(jìn)行C語言仿真驗(yàn)證，點(diǎn)這個(gè)按鈕：

結(jié)果如下：

從C仿真輸出看到，仿真結(jié)果與matlab計(jì)算結(jié)果一致，說明我們編寫的C程序MatrixMultiply是正確的。接下來進(jìn)行綜合，按C仿真后面那個(gè)三角形按鈕，得到結(jié)果如下：

注意到，計(jì)算延遲為186個(gè)時(shí)鐘周期。這是未經(jīng)過優(yōu)化的版本，記為版本1。為了提高FPGA并行計(jì)算性能，我們接下來對(duì)它進(jìn)行優(yōu)化。打開MatrixMultiply.c，點(diǎn)Directives頁(yè)面，可以看到我們可以優(yōu)化的對(duì)象。

注意到矩陣和向量相乘是雙層for循環(huán)結(jié)構(gòu)。我們先展開最內(nèi)層for循環(huán)，步驟如下：右鍵點(diǎn)擊最內(nèi)側(cè)循環(huán)，右鍵，然后Insert Directive...

彈出對(duì)話框如下，Directives選擇UNROLL，OK即可，后面所有都保持默認(rèn)。

再次綜合后，結(jié)果如下

可見效果非常明顯，延遲縮短到51個(gè)時(shí)鐘周期。用同樣方法，展開外層循環(huán)，綜合后結(jié)果如下：

計(jì)算延遲又降低了1/3！！！可是代價(jià)呢？細(xì)心的你可能發(fā)現(xiàn)占用資源情況發(fā)生了較大變化，DSP48E1由最初的4個(gè)變?yōu)?個(gè)后來又成為76個(gè)！！！FPGA設(shè)計(jì)中，延遲的降低，即速度提高，必然會(huì)導(dǎo)致面積的增大！循環(huán)展開是優(yōu)化的一個(gè)角度，另一個(gè)角度是從資源出發(fā)進(jìn)行優(yōu)化。我們打開Analysis視圖，如下所示：

從分析視圖可以看出各個(gè)模塊的運(yùn)行順序，從而為優(yōu)化提供更為明確的指引。我們發(fā)現(xiàn)AA_load導(dǎo)致了延遲，如果所有AA的值都能一次性并行取出，勢(shì)必會(huì)加快計(jì)算效率！回到Synthetic視圖，為AA增加Directives：

選擇Resources，再點(diǎn)Cores后面的方框，進(jìn)入Vivado HLS core選擇對(duì)話框

按上圖進(jìn)行選擇。使用ROM是因?yàn)樵谟?jì)算矩陣和向量相乘時(shí)，AA為常數(shù)。確認(rèn)。仍然選擇AA，增加Directives，如下圖：

選擇數(shù)組分解，mode選擇完全complete，綜合后結(jié)果如下圖：

延遲進(jìn)一步降低，已經(jīng)降到11個(gè)時(shí)鐘周期了！！！是否已經(jīng)達(dá)到極限了呢？？？答案是否定的。我們進(jìn)入Analysis視圖，看一下還有哪些地方可以優(yōu)化的。經(jīng)過對(duì)比發(fā)現(xiàn)bb也需要分解，于是按照上面的方法對(duì)bb進(jìn)行資源優(yōu)化，也用ROM-2P類型，也做全分解，再次綜合，結(jié)果如下：

發(fā)現(xiàn)延遲進(jìn)一步降低到8個(gè)時(shí)鐘周期了！！！老師，能不能再給力點(diǎn)？可以的！！！！我們進(jìn)入分析視圖，發(fā)現(xiàn)cc這個(gè)回寫的步驟阻塞了整體流程，于是我們將cc也進(jìn)行上述資源優(yōu)化，只不過資源類型要變?yōu)?a href="http://www.xsypw.cn/tags/ram/" target="_blank">RAM_2P，因?yàn)樗切枰獙懭氲摹＞C合結(jié)果：

整體延遲已經(jīng)降低到6個(gè)clk周期了！！！再看Analysis視圖：

延遲已經(jīng)被壓縮到極限了。。。。老師，還能再給力點(diǎn)嘛？答案是可以的！！！！我們前面的所有運(yùn)算都是基于整形數(shù)int，如果將數(shù)值精度降低，將大大節(jié)省資源。注意現(xiàn)在DSP48E1需要100個(gè)！看我們?nèi)绾螌①Y源再降下來。這就需要借助“任意精度”數(shù)據(jù)類型了。HLS中除了C中定義的char，shrot，int，long，long long 之外，還有任意bit長(zhǎng)度的int類型。我們將代碼開頭的data_type定義改為：[cpp]?

?

#include???

typedef?uint15?data_type; ?

?

由于matlab生成的隨機(jī)數(shù)在1~100以內(nèi)，乘積范圍不會(huì)超過10000，于是取15bit就能滿足要求。首先驗(yàn)證下結(jié)果的正確性，用C Simulation試一下。結(jié)果如下：

看來結(jié)果是正確的（當(dāng)然也不排除數(shù)位不夠，溢出后的結(jié)果相減也是0，需要你自己決定數(shù)值位寬）綜合一下，結(jié)果如下：

延遲縮短了一半，DSP48E1減少到原來的1/4！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！我和我的小伙伴們都震驚了！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！！再看Analysis視圖

可以發(fā)現(xiàn)我們的資源利用率已經(jīng)達(dá)到極致，時(shí)序已經(jīng)壓縮到無以復(fù)加，實(shí)現(xiàn)了全并行計(jì)算，系統(tǒng)時(shí)鐘完全可以達(dá)到100MHz，延遲僅3CLK，約30ns，相比matlab，得到約數(shù)百倍加速（matlab進(jìn)行矩陣——向量相乘時(shí)采用浮點(diǎn)計(jì)算）。通過本文實(shí)驗(yàn)，可以發(fā)現(xiàn)利用Vivado HLS實(shí)現(xiàn)從最初的C串行實(shí)現(xiàn)到全并行實(shí)現(xiàn)的步步優(yōu)化，總結(jié)一下優(yōu)化步驟：（1）粗優(yōu)化（循環(huán)展開、子函數(shù)內(nèi)聯(lián)）（2）訪存優(yōu)化（塊存儲(chǔ)分散化、多端口存取）（3）精優(yōu)化（數(shù)值位寬優(yōu)化、流水線優(yōu)化）（4）總線化（利用AXI4、AXI-Stream總線接口，降低整體訪存需求）利用HLS可以將原來的C算法快速部署到FPGA上，減少直接進(jìn)行硬件編程的工作量。在很多情況下，優(yōu)化手段可以和CUDA進(jìn)行類比，相互借鑒。CUDA其實(shí)更接近軟件接口，而HLS更接近硬件編程接口，或許今后兩者會(huì)在新的層次上融合為統(tǒng)一架構(gòu)語言。來源：卜居的博客