DM816x,C6A816x,AM389x是TI新一代高性能SOC,系統集成度高，系統控制模塊化，架構與以往TI SOC平臺有所不同，本文針對最小系統的時鐘配置，電源管理，內存映射，內存配置的區別做深入解釋。

　　DM816x,C6A816x,AM389x引腳兼容(為方便討論，下面統稱DM816x)，資源配置主要區別如下表所示，這種兼容系列產品便于用戶基于同一平臺，根據不同的產品需求選擇合適的型號，可以節省大量的硬件、系統軟件開發時間。

　　表1. DM816x, C6A816x, AM389x比較表

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　　1.時鐘配置

　　DM816x內部有4個FAPLL(Flying Adder PLL,結構見圖1.1)，分別負責不同模塊的時鐘配置，系統時鐘框圖見圖1.2。

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　　圖1.1 Flying-Adder PLL框圖

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　　圖1.2 DM816x系統時鐘結構圖

　　FAPLL相對于傳統的PLL具有精度高，響應快，減少模擬電路復雜度等優點，更適合于音視頻應用。從使用者的角度在DM816x上最直接的體現是它支持小數分頻系數，方便于產生需要的頻率。

　　每個FAPLL結構由兩部分組成：

　　1. Multiphase PLL。

　　2. Flying Adder Synthesizer.(可能有多個為不同模塊提供不同頻率的時鐘)

　　FAPLL的配置屬于Control Module的PLL部分。

　　Multiphase PLL的配置寄存器為相應的FAPLL控制寄存器，對應四個FAPLL分別為：MAINPLL_CTRL,DDRPLL_CTRL,VIDEOPLL_CTRL,AUDIOPLL_CTRL.Multiphase PLL的輸出時鐘頻率為：

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　　Flying Adder Synthesizer的配置寄存器為相應FAPLL的PLL_FREQ和PLL_DIV寄存器，可能有多組對應多個Synthesizer.對應圖1.1中Fs和Fo的輸出頻率計算公式為：

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　　FAPLL的配置參數不能任意選擇，在根據上述公式計算頻率的基礎上需要滿足下面公式的條件：

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　　● A = 169 (如果AUDIOPLL的輸入源是從MAINPLL輸出的，則AUDIOPLL的A=218)。

　　● H = 10 (如果M*FREQ是8的倍數，否則H=0)。

　　●800MHz≤PLL_CLKIN*N/P≤1600MHz?? 10MHz≤PLL_CLKIN/P≤60MHz

　　● MIN CYCLE見表2

　　表2 PLL時鐘頻率

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　　針對視頻應用，系統輸入時鐘CLKIN=27MHz,在EVM板提供的gel文件，UBOOT代碼里有提供合適的FAPLL配置參數。對于其它的輸入時鐘頻率，需要根據上面的條件計算合適的配置值。